Antarmuka memori njaba Intel Stratix 10 FPGA IP Design Example

Desain ExampPandhuan Miwiti Cepet kanggo Antarmuka Memori Eksternal Intel® Stratix® 10 IP FPGA

Antarmuka anyar lan desain sing luwih otomatisampaliran le kasedhiya kanggo Intel® Stratix® 10 antarmuka memori external. Example tab Designs ing editor parameter ngijini sampeyan kanggo nemtokake nggawe sintesis lan simulasi file set sing bisa digunakake kanggo validasi IP EMIF sampeyan. Sampeyan bisa nggawe mantanampdesain khusus kanggo kit pangembangan Intel FPGA, utawa kanggo IP EMIF sing sampeyan ngasilake.

Gambar 1. Desain Umum Example Workflows

Gambar 2. Ngasilake EMIF Example Design Kanthi Intel Stratix 10 Development Kit

Nggawe Proyek EMIF

Kanggo piranti lunak Intel Quartus® Prime versi 17.1 lan luwih anyar, sampeyan kudu nggawe proyek Intel Quartus Prime sadurunge nggawe IP EMIF lan desain ex.ample.

1. Bukak piranti lunak Intel Quartus Prime banjur pilih File ➤ Tuntunan Proyek Anyar. Klik Sabanjure.
2. Nemtokake direktori lan nme kanggo proyek sing pengin digawe. Klik Sabanjure.
3. Priksa manawa Proyek Kosong dipilih. Klik Sabanjure kaping pindho.
4. Ing Filter jeneng, ketik nomer bagean piranti.
5. Ing Piranti sing kasedhiya, pilih piranti sing cocog.
6. Klik Rampung.

Ngasilake lan Konfigurasi IP EMIF

Langkah-langkah ing ngisor iki nggambarake carane nggawe lan ngatur IP EMIF. Walkthrough iki nggawe antarmuka DDR4, nanging langkah-langkah padha kanggo protokol liyane.

1. Ing jendhela IP Catalog, pilih Intel Stratix 10 External Memory Interfaces. (Yen jendhela Katalog IP ora katon, pilih View ➤ Windows Utilitas ➤ Katalog IP.)
2. Ing Editor Parameter IP, wenehake jeneng entitas kanggo IP EMIF (jeneng sing sampeyan wenehake ing kene dadi file jeneng kanggo IP) lan nemtokake direktori. Klik Nggawe.
3. Editor parameter duwe sawetara tab ing ngendi sampeyan kudu ngatur paramèter kanggo nggambarake implementasi EMIF:

Intel Stratix 10 EMIF Parameter Editor Pedoman

Tabel 1. Pedoman Editor Parameter EMIF

Tab Editor Parameter	Pedoman
Umum	Priksa manawa paramèter ing ngisor iki diketik kanthi bener: • Kelas kacepetan kanggo piranti. • Frekuensi jam memori. • Frekuensi jam referensi PLL.
Memori	• Deleng lembar data kanggo piranti memori kanggo ngetik paramèter ing Memori tab. • Sampeyan uga kudu ngetik lokasi tartamtu kanggo ALERT# pin. (Mung ditrapake kanggo protokol memori DDR4.)
Mem Aku/O	• Kanggo investigasi proyek dhisikan, sampeyan bisa nggunakake setelan gawan ing Mem I/O tab. • Kanggo validasi desain majeng, sampeyan kudu nindakake simulasi Papan kanggo niru setelan mandap optimal.
FPGA I/O	• Kanggo investigasi proyek dhisikan, sampeyan bisa nggunakake setelan gawan ing FPGA I/O tab. • Kanggo validasi desain majeng, sampeyan kudu nindakake simulasi Papan karo model IBIS gadhah kanggo milih cocok / standar O.
Mem Timing	• Kanggo investigasi proyek dhisikan, sampeyan bisa nggunakake setelan gawan ing Mem Timing tab. • Kanggo validasi desain majeng, sampeyan kudu ngetik paramèter miturut sheet data piranti memori.
Papan	• Kanggo investigasi proyek dhisikan, sampeyan bisa nggunakake setelan gawan ing Papan tab. • Kanggo validasi desain majeng lan penutupan wektu akurat, sampeyan kudu nindakake simulasi Papan kanggo niru intersimbol interferensi akurat (ISI) / crosstalk lan Papan lan informasi skew paket, lan ketik ing Papan tab.
Pengontrol	Setel paramèter pengontrol miturut konfigurasi lan prilaku sing dikarepake kanggo pengontrol memori.
Diagnostik	Sampeyan bisa nggunakake paramèter ing Diagnostik tab kanggo mbantu nguji lan debugging antarmuka memori.
Example Designs	Ing Example Designs tab ngijini sampeyan generate desain examples kanggo sintesis lan kanggo simulasi. Desain sing digawe example iku sistem EMIF lengkap dumadi saka EMIF IP lan driver sing ngasilake lalu lintas acak kanggo ngesyahke antarmuka memori.

Kanggo informasi rinci babagan paramèter individu, waca bab cocok kanggo protokol memori ing Intel Stratix 10 Interfaces memori njaba Pandhuan pangguna IP.

Ngasilake Desain EMIF sing Bisa Disintesis Example

Kanggo kit pangembangan Intel Stratix 10, cukup kanggo ninggalake setelan IP Intel Stratix 10 EMIF ing nilai standar. Kanggo ngasilake desain sing bisa disintesis example, tindakake langkah iki:

1. Ing tab Diagnostik, aktifake EMIF Debug Toolkit/On-Chip Debug Port lan In-System-Sources-and-Probes kanggo nyedhiyakake akses menyang fitur debugging sing kasedhiya.
2. Ing Example Designs tab, mesthekake yen kothak Sintesis wis dicenthang.
3. Konfigurasi IP EMIF banjur klik Generate Example Desain ing pojok tengen ndhuwur jendhela.
4. Nemtokake direktori kanggo desain EMIF example lan klik OK. Generasi sukses saka desain EMIF example nggawe ing ngisor iki filedisetel ing direktori qii.

Gambar 3. Dihasilake Desain Synthesizable Example File Struktur

Cathetan: Yen sampeyan ora milih kothak centhang Simulasi utawa Sintesis, direktori tujuan bakal ngemot desain Desainer Platform files, kang ora compilable dening lunak Intel Quartus Perdhana langsung, nanging bisa viewed utawa diowahi miturut Desainer Platform. Ing kahanan iki sampeyan bisa mbukak printah ing ngisor iki kanggo generate sintesis lan simulasi file mranata.

• Kanggo nggawe project compilable, sampeyan kudu mbukak script quartus_sh -t make_qii_design.tcl ing direktori tujuan.
• Kanggo nggawe proyek simulasi, sampeyan kudu mbukak script quartus_sh -t make_sim_design.tcl ing direktori tujuan.

Informasi sing gegandhengan

• Sintesis Example Desain ing kaca 19
• Intel Stratix 10 EMIF IP Parameter Katrangan kanggo DDR3
• Intel Stratix 10 EMIF IP Parameter Katrangan kanggo DDR4
• Intel Stratix 10 EMIF IP Parameter Katrangan kanggo QDRII / II + / Xtreme
• Intel Stratix 10 EMIF IP Parameter Katrangan kanggo QDR-IV
• Katrangan Parameter IP Intel Stratix 10 EMIF kanggo RLDRAM 3

Ngasilake EMIF Design Example kanggo Simulasi
Kanggo kit pangembangan Intel Stratix 10, cukup kanggo ninggalake setelan IP Intel Stratix 10 EMIF ing nilai standar. Kanggo ngasilake desain example kanggo
simulasi, tindakake langkah iki:

1. Ing tab Diagnostik, sampeyan bisa milih ing antarane rong mode kalibrasi: Skip Kalibrasi lan Kalibrasi Lengkap. (Kanggo katrangan babagan mode iki, deleng Simulasi Versus Hardware Implementation, mengko ing bab iki.) Kanggo nyuda wektu simulasi, pilih Abstract PHY kanggo simulasi cepet.
2. Ing Example tab Designs, mesthekake yen kothak Simulasi wis dicenthang. Pilih uga format Simulasi HDL sing dibutuhake, Verilog utawa VHDL.
3. Konfigurasi IP EMIF banjur klik Generate Example Desain ing pojok tengen ndhuwur jendhela.
4. Nemtokake direktori kanggo desain EMIF example lan klik OK.

Generasi sukses saka desain EMIF example nggawe macem-macem file set kanggo macem-macem simulator didhukung, ing sim / direktori ed_sim.

Gambar 4. Desain Simulasi Dihasilake Example File Struktur

Cathetan: Yen sampeyan ora milih kothak centhang Simulasi utawa Sintesis, direktori tujuan bakal ngemot desain Platform Designer files, kang ora compilable dening lunak Intel Quartus Perdhana langsung, nanging bisa viewed utawa diowahi miturut Desainer Platform. Ing kahanan iki sampeyan bisa mbukak printah ing ngisor iki kanggo generate sintesis lan simulasi file mranata.

• Kanggo nggawe project compilable, sampeyan kudu mbukak script quartus_sh -t make_qii_design.tcl ing direktori tujuan.
• Kanggo nggawe proyek simulasi, sampeyan kudu mbukak script quartus_sh -t make_sim_design.tcl ing direktori tujuan.

Informasi sing gegandhengan
• Simulasi Example Desain ing
• Intel Stratix 10 EMIF IP - Simulating Memory IP
• Simulasi Versus Hardware Implementasi ing

Simulasi Versus Implementasi Hardware
Kanggo simulasi antarmuka memori external, sampeyan bisa milih salah siji skip kalibrasi utawa kalibrasi lengkap ing tab Diagnostics sak generasi IP.
Model Simulasi EMIF
Tabel iki mbandhingake karakteristik kalibrasi skip lan model kalibrasi lengkap.

Tabel 2. Model Simulasi EMIF: Skip Kalibrasi versus Kalibrasi Lengkap

Skip Kalibrasi	Kalibrasi Lengkap
Simulasi tingkat sistem fokus ing logika pangguna.	Simulasi antarmuka memori fokus ing kalibrasi.
Rincian kalibrasi ora dijupuk.	Njupuk kabeh stages saka kalibrasi.
Nduwe kemampuan kanggo nyimpen lan njupuk data.	Kalebu leveling, per-bit deskew, lsp.
Makili efisiensi akurat.
Ora nganggep papan miring.

Simulasi RTL Versus Implementasi Perangkat Keras

Tabel iki nyorot prabédan utama antarane simulasi EMIF lan implementasi hardware.

Tabel 3. Simulasi EMIF RTL Versus Implementasi Hardware

Simulasi RTL	Implementasi Hardware
Inisialisasi lan kode kalibrasi Nios® dieksekusi kanthi paralel.	Nios initialization lan kode kalibrasi kaleksanan sequentially.
Antarmuka negesake sinyal sinyal cal_done bebarengan ing simulasi.	Operasi fitter nemtokake urutan kalibrasi, lan antarmuka ora negesake cal_done bebarengan.

Sampeyan kudu mbukak simulasi RTL adhedhasar pola lalu lintas kanggo aplikasi desain sampeyan. Elinga yen simulasi RTL ora model PCB telat tilak sing bisa nimbulaké bedo ing latensi antarane simulasi RTL lan implementasine hardware.

Simulating External Memory Interface IP Kanthi ModelSim

Prosedur iki nuduhake carane simulasi ex desain EMIFample.

1. Bukak piranti lunak Mentor Graphics* ModelSim banjur pilih File ➤ Ganti Direktori. Navigasi menyang direktori sim / ed_sim / mentor ing ex desain sing digaweampfolder kasebut.
2. Verifikasi yen jendhela Transkrip ditampilake ing sisih ngisor layar. Yen jendhela Transkrip ora katon, tampilake kanthi ngeklik View ➤ Transkrip.
3. Ing jendhela Transcript, mbukak sumber msim_setup.tcl.
4. Sawise sumber msim_setup.tcl rampung mlaku, mbukak ld_debug ing jendhela Transcript.
5. Sawise ld_debug rampung mlaku, verifikasi yen jendhela Obyek ditampilake. Yen jendhela Obyek ora katon, tampilake kanthi ngeklik View ➤ Obyek.
6. Ing jendhela Obyek, pilih sinyal sing pengin disimulasikan kanthi ngeklik tengen banjur pilih Tambah Gelombang.
7. Sawise sampeyan rampung milih sinyal kanggo simulasi, nglakokaké run -all ing jendhela VTranscript. Simulasi mlaku nganti rampung.
8. Yen simulasi ora katon, klik View ➤ Ombak.

Informasi sing gegandhengan
Intel Stratix 10 EMIF IP – Simulating Memory IP

Pin Placement kanggo Intel Stratix 10 EMIF IP

Topik iki menehi pedoman kanggo panggonan pin.

Swaraview

Intel Stratix 10 FPGA duwe struktur ing ngisor iki:

• Saben piranti ngemot antarane 2 lan 3 kolom I/O.
• Saben kolom I / O ngemot nganti 12 bank I / O.
• Saben I/O bank ngemot 4 jalur.
• Saben jalur ngemot 12 pin I/O (GPIO) tujuan umum.

Pedoman Pin Umum
Titik ing ngisor iki nyedhiyakake pedoman pin umum:

• Mesthekake yen lencana kanggo antarmuka memori external diwenehi manggon ing siji I / O kolom.
• Antarmuka sing ngluwihi sawetara bank kudu nyukupi syarat ing ngisor iki:
  • Bank-bank kudu jejer siji liyane. Kanggo informasi babagan bank-bank ing jejere, deleng Intel Stratix 10 External Memory Interfaces IP User Guide.
  • Alamat lan bank komando kudu manggon ing bank pusat kanggo nyuda latensi. Yen antarmuka memori nggunakake nomer malah bank, alamat lan printah bank bisa manggon ing salah siji saka loro bank tengah.
• Pin sing ora digunakake bisa digunakake minangka pin I/O tujuan umum.
• Kabeh alamat lan printah lan pin sing gegandhengan kudu manggon ing bank siji.
• Alamat lan printah lan pin data bisa nuduhake bank ing kahanan ing ngisor iki:
  • Alamat lan printah lan pin data ora bisa nuduhake I / O lane.
  • Mung I / O lane sing ora digunakake ing alamat lan bank printah bisa digunakake kanggo pin data.

Tabel 4. Watesan Pin Umum

Jinis Sinyal	Watesan
Data Strobe Kab	Kabeh sinyal sing ana ing grup DQ kudu manggon ing jalur I/O sing padha.
data	Pin DQ sing gegandhengan kudu manggon ing jalur I / O sing padha. Kanggo protokol sing ora ndhukung garis data bidirectional, sinyal maca kudu diklompokaké kanthi kapisah saka sinyal nulis.
Alamat lan Command	Alamat lan Pin Komando kudu manggon ing lokasi sing wis ditemtokake ing bank I/O.

Bank-bank jejer

Kanggo bank-bank sing dianggep jejer, padha kudu manggon ing padha I / kolom O, Kanggo nemtokake yen bank-bank sing jejer, deleng Modular I / O bank-bank Lokasi lan Pin Counts ing Stratix 10 bagean Piranti dumunung ing Stratix 10 Umum Tujuan I. /O
Pandhuan pangguna.

Nalika referring kanggo tabel ing Stratix 10 Tujuan Umum I/O Pandhuan pangguna, iku aman kanggo nganggep yen kabeh bank-bank ditampilake jejer, kajaba simbol '-' saiki; simbol '-' nuduhake yen bank ora terikat kanggo paket kasebut.
Pin Assignments

Kanggo nemtokake lokasi kanggo kabeh EMIF I / O pin sampeyan kudu ngrujuk tabel pin kanggo piranti. Nalika nuduhake tabel pin, nomer bank, indeks bank I / O, lan jeneng pin diwenehake. Sampeyan bisa nemokake indeks pin kanggo alamat lan pin printah ing Tabel Skema Stratix 10 sing ana ing Intel FPGA websitus. Sampeyan bisa nindakake tugas pin ing macem-macem cara. Pendekatan sing disaranake yaiku mbatesi sawetara sinyal antarmuka kanthi manual lan supaya Intel Quartus Prime Fitter nangani liyane. Cara iki kasusun saka consulting tabel pin kanggo nemokake posisi legal kanggo sawetara pin antarmuka lan nemtokake wong liwat .qsf file sing digawe karo ex desain EMIFample. Kanggo metode penempatan I/O iki, sampeyan kudu mbatesi sinyal ing ngisor iki:

• CK0
• Siji pin DQS saben klompok
• jam referensi PLL
• RZQ

Adhedhasar watesan ing ndhuwur, Intel Quartus Prime Fitter muter pin ing saben jalur yen perlu. Gambar ing ngisor iki nggambarake mantanampTugas pin kanggo antarmuka DDR3 x72 kanthi pilihan ing ngisor iki:

• Alamat lan pin printah diselehake ing bank 2M lan mbutuhake 3 jalur.
  • CK0 diwatesi kanggo pin 8 ing bank 2M.
  • Pin jam referensi PLL diwatesi kanggo pin 24 lan 25 ing bank 2M.
  • RZQ diwatesi kanggo pin 26 ing bank 2M.
• Data diselehake ing bank 2N, 2M, lan 2L, lan mbutuhake 9 jalur.
  • DQS kelompok 1-4 diselehake ing bank 2N.
  • DQS grup 0 diselehake ing bank 2M.
  • DQS kelompok 5-8 diselehake ing bank 2L.

Gambar 5. Pin Assignments Example: DDR3 x73 Antarmuka

Ing mantan ikiample, kanggo constraint CK0 kanggo pin 8 ing bank 2M, sampeyan bakal nambah baris ing ngisor iki kanggo .qsf file, adhedhasar tabel pin sing cocog:

Format tugas pin ing ndhuwur bisa ditrapake kanggo kabeh pin:

Informasi sing gegandhengan

• Bank I / O Modular ing Piranti Intel Stratix 10
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP kanggo DDR4
• Intel Stratix 10 EMIF IP kanggo QDRII / II + / Xtreme
• Intel Stratix 10 EMIF IP kanggo QDR-IV
• Intel Stratix 10 EMIF IP kanggo RLDRAM 3

Kompilasi lan Pemrograman Intel Stratix 10 EMIF Design Example

Sawise sampeyan wis nggawe assignments pin perlu ing .qsf file, sampeyan bisa ngumpulake desain example ing piranti lunak Intel Quartus Prime.

1. Navigasi menyang folder Intel Quartus Prime sing ngemot ex desainampdirektori le.
2. Bukak proyek Intel Quartus Prime file, (.qpf).
3. Kanggo miwiti kompilasi, klik Processing ➤ Start Compilation. Rampung sukses kompilasi ngasilake .sof file, sing ngidini desain bisa mlaku ing hardware.
4. Kanggo program piranti sampeyan kanthi desain sing dikompilasi, bukak programer kanthi ngeklik Tools ➤ Programmer.
5. Ing programmer, klik Deteksi Otomatis kanggo ndeteksi piranti sing didhukung.
6. Pilih piranti Intel Stratix 10 banjur pilih Ganti File.
7. Navigasi menyang ed_synth.sof sing digawe file banjur pilih Bukak.
8. Klik Mulai kanggo miwiti program piranti Intel Stratix 10. Nalika piranti kasil diprogram, garis kemajuan ing sisih tengen ndhuwur jendhela kudu nuduhake 100% (Sukses).

Debugging Intel Stratix 10 EMIF Design Example
EMIF Debug Toolkit kasedhiya kanggo mbantu debugging desain antarmuka memori eksternal. Toolkit ngidini sampeyan nampilake wates maca lan nulis lan nggawe diagram mata. Sawise sampeyan wis program kit pembangunan Intel Stratix 10, sampeyan bisa verifikasi operasi nggunakake EMIF Debug Toolkit.

1. Kanggo miwiti EMIF Debug Toolkit, navigasi menyang Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. Klik Initialize Connections.
3. Klik Link Project menyang piranti. Jendhela katon; verifikasi yen piranti sing bener dipilih lan sing bener .sof file dipilih.
4. Klik Nggawe Sambungan Antarmuka Memori. Nampa setelan gawan kanthi ngeklik OK.

Kit pangembangan Intel Stratix 10 saiki wis disiyapake kanggo fungsi karo EMIF Debug Toolkit, lan sampeyan bisa ngasilake laporan ing ngisor iki kanthi ngeklik kaping pindho ing pilihan sing cocog:

• Kalibrasi maneh. Ngasilake laporan kalibrasi ngringkes status kalibrasi saben DQ / DQS klompok bebarengan karo wates kanggo saben DQ / DQS pin.
• Driver Margining. Ngasilake laporan sing nyimpulake margin maca lan nulis saben pin I / O. Iki beda karo margining kalibrasi amarga margining driver dijupuk sajrone lalu lintas mode pangguna tinimbang sajrone kalibrasi
• Nggawe Diagram Mripat. Ngasilake maca lan nulis diagram mripat kanggo saben pin DQ adhedhasar pola data kalibrasi.
• Kalibrasi Terminasi. Sapuan nilai mandap beda lan laporan wates sing saben Nilai mandap nyedhiyani. Gunakake fitur iki kanggo mbantu milih mandap optimal kanggo antarmuka memori.

Informasi sing gegandhengan
Intel Stratix 10 EMIF IP Debugging

Desain Example Katrangan kanggo Interfaces memori njaba Intel Stratix 10 FPGA IP

Nalika sampeyan nggawe parameter lan ngasilake IP EMIF, sampeyan bisa nemtokake manawa sistem nggawe direktori kanggo simulasi lan sintesis. file mranata, lan generate ing file nyetel kanthi otomatis. Yen sampeyan milih Simulasi utawa Sintesis ing Example Desain Files ing Example tab Designs, sistem nggawe simulasi lengkap file set utawa sintesis lengkap file disetel, miturut pilihan sampeyan.

Sintesis Example Desain

Sintesis example desain ngandhut pamblokiran utama ditampilake ing tokoh ngisor.

• A generator lalu lintas, kang sintesis Avalon®-MM example driver sing ngleksanakake pola pseudo-acak maca lan nulis kanggo nomer parameterized alamat. Generator lalu lintas uga ngawasi data sing diwaca saka memori kanggo mesthekake yen cocog karo data sing ditulis lan negesake yen gagal.
• Kayata antarmuka memori, sing kalebu:
  • A controller memori sing moderates antarane antarmuka Avalon-MM lan antarmuka AFI.
  • PHY, sing dadi antarmuka antarane pengontrol memori lan piranti memori eksternal kanggo nindakake operasi maca lan nulis.

Gambar 6. Sintesis Example Desain

Yen sampeyan nggunakake fitur Ping Pong PHY, sintesis example desain kalebu loro generator lalu lintas nerbitake printah kanggo loro piranti memori sawijining liwat loro pengontrol sawijining lan PHY umum, minangka ditampilake ing tokoh ing ngisor iki.

Gambar 7. Sintesis Example Desain kanggo Ping Pong PHY

Yen sampeyan nggunakake RLDRAM 3, generator lalu lintas ing sintesis example desain komunikasi langsung karo PHY nggunakake AFI, minangka ditampilake ing tokoh ing ngisor iki.

Gambar 8. Sintesis Example Desain kanggo RLDRAM 3 Antarmuka

Cathetan: Yen siji utawa luwih saka PLL Sharing Mode, DLL Sharing Mode, utawa OCT Sharing Mode paramèter disetel kanggo sembarang nilai kajaba No Sharing, sintesis exampdesain le bakal ngemot loro generator lalu lintas / kedadean antarmuka memori. Loro lalu lintas generator / kedadean antarmuka memori mung gegandhengan karo sambungan sambungan PLL / DLL / OCT minangka ditetepake dening setelan parameter. Generator lalu lintas / antarmuka memori nuduhake carane sampeyan bisa nggawe sambungan kasebut ing desain sampeyan dhewe.
Cathetan: Aliran sintesis pihak katelu kaya sing diterangake ing Pandhuan pangguna Edisi Standar Intel Quartus Prime: Sintesis pihak katelu dudu aliran sing didhukung kanggo IP EMIF.
Informasi sing gegandhengan
Ngasilake Desain EMIF sing Bisa Disintesis Example ing

Simulasi Example Desain
Simulasi eksample desain ngandhut pamblokiran utama ditampilake ing tokoh ing ngisor iki.

• Conto saka sintesis exampngrancang. Kaya sing diterangake ing bagean sadurunge, sintesis example desain ngandhut generator lalu lintas lan Kayata saka antarmuka memori. Pamblokiran iki standar kanggo model simulasi abstrak yen cocok kanggo simulasi cepet.
• Model memori, sing tumindak minangka model umum sing netepi spesifikasi protokol memori. Kerep, vendor memori nyedhiyani model simulasi kanggo komponen memori tartamtu sing bisa download saka websitus.
• Pemeriksa status, sing ngawasi sinyal status saka antarmuka memori eksternal IP lan generator lalu lintas, kanggo menehi tandha kondisi pass utawa gagal sakabèhé.

Gambar 9. Simulasi Example Desain

Yen sampeyan nggunakake fitur Ping Pong PHY, simulasi example desain kalebu loro generator lalu lintas nerbitake printah kanggo loro piranti memori sawijining liwat loro pengontrol sawijining lan PHY umum, minangka ditampilake ing tokoh ing ngisor iki.

Gambar 10. Simulasi Example Desain kanggo Ping Pong PHY

Yen sampeyan nggunakake RLDRAM 3, generator lalu lintas ing simulasi example desain komunikasi langsung karo PHY nggunakake AFI, minangka ditampilake ing tokoh ing ngisor iki.

Gambar 11. Simulasi Example Desain kanggo RLDRAM 3 Antarmuka

Informasi sing gegandhengan
Ngasilake EMIF Design Example kanggo Simulasi ing

ExampTab Antarmuka Designs
Editor parameter kalebu Example tab Designs sing ngijini sampeyan kanggo parameterize lan generate mantanample ngrancang.l
Kasedhiya Exampbagean Designs
Pulldown Pilih desain ngidini sampeyan milih mantan sing dikarepakeampngrancang. Saiki, EMIF Example Desain mung pilihan kasedhiya, lan dipilih minangka standar.

Sejarah Revisi Dokumen kanggo Antarmuka Memori Eksternal Intel Stratix 10 FPGA IP Design Example Pandhuan pangguna

Versi Dokumen	Versi Intel Quartus Prime	Owah-owahan
2021.03.29	21.1	• Ing Example Desain cepet Mulai bab, dibusak referensi kanggo NCSim * simulator.
2018.09.24	18.1	• Dianyari tokoh ing Ngasilake Desain EMIF sing Bisa Disintesis Example lan Ngasilake EMIF Design Example kanggo Simulasi topik.
2018.05.07	18.0	• judhul document diganti saka Intel Stratix 10 Antarmuka memori njaba IP Design Example Pandhuan pangguna kanggo Antarmuka memori njaba Intel Stratix 10 FPGA IP Design Example Pandhuan pangguna. • TCTerms peluru didandani ing Swaraview bagean saka Pin Placement kanggo Intel Stratix 10 EMIF IP topik.

Tanggal	Versi	Owah-owahan
November 2017	2017.11.06	Rilis wiwitan.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

Dokumen / Sumber Daya

Intel External Memory Interfaces Intel Stratix 10 FPGA IP Design Example [pdf] Pandhuan pangguna Antarmuka memori njaba Intel Stratix 10 FPGA IP Design Example, njaba, Antarmuka memori Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP Design Example

Referensi

• Manual pangguna