Vanjska memorijska sučelja Intel Stratix 10 FPGA IP dizajn Example

Dizajn Example Kratki vodič za sučelja vanjske memorije Intel® Stratix® 10 FPGA IP

Novo sučelje i automatiziraniji dizajn nprample flow je dostupan za Intel® Stratix® 10 vanjska memorijska sučelja. BivšiampKartica Dizajni u uređivaču parametara omogućuje vam da odredite stvaranje sinteze i simulacije file skupove koje možete koristiti za provjeru valjanosti vašeg EMIF IP-a. Možete generirati example dizajn posebno za Intel FPGA razvojni komplet ili za bilo koji EMIF IP koji generirate.

Slika 1. Opći dizajn Example Tijek rada

Slika 2. Generiranje EMIF-a Exampdizajn s Intel Stratix 10 razvojnim kompletom

Izrada EMIF projekta

Za softver Intel Quartus® Prime verzije 17.1 i novije, morate izraditi Intel Quartus Prime projekt prije generiranja EMIF IP-a i dizajna example.

1. Pokrenite softver Intel Quartus Prime i odaberite File ➤ Čarobnjak za novi projekt. Pritisnite Dalje.
2. Navedite direktorij i nme za projekt koji želite stvoriti. Pritisnite Dalje.
3. Provjerite je li odabran Empty Project. Kliknite Dalje dva puta.
4. Pod Filter naziva upišite broj dijela uređaja.
5. U odjeljku Dostupni uređaji odaberite odgovarajući uređaj.
6. Pritisnite Završi.

Generiranje i konfiguriranje EMIF IP-a

Sljedeći koraci ilustriraju kako generirati i konfigurirati EMIF IP. Ovaj vodič stvara DDR4 sučelje, ali su koraci slični za druge protokole.

1. U prozoru IP kataloga odaberite sučelja vanjske memorije Intel Stratix 10. (Ako prozor IP kataloga nije vidljiv, odaberite View ➤ Uslužni programi Windows ➤ IP katalog.)
2. U uređivaču IP parametara navedite naziv entiteta za EMIF IP (ime koje navedete ovdje postaje file ime za IP) i odredite direktorij. Pritisnite Stvori.
3. Uređivač parametara ima više kartica na kojima morate konfigurirati parametre kako bi odražavali vašu implementaciju EMIF-a:

Smjernice uređivača parametara Intel Stratix 10 EMIF

Tablica 1. Smjernice uređivača parametara EMIF

Kartica uređivača parametara	Smjernice
General	Provjerite jesu li sljedeći parametri ispravno uneseni: • Razina brzine za uređaj. • Frekvencija takta memorije. • PLL referentna taktna frekvencija.
Memorija	• Pogledajte podatkovnu tablicu za svoj memorijski uređaj za unos parametara na Memorija tab. • Također biste trebali unijeti određenu lokaciju za pin ALERT#. (Odnosi se samo na DDR4 memorijski protokol.)
mem I/O	• Za početna istraživanja projekta, možete koristiti zadane postavke na Mem I/O tab. • Za naprednu provjeru valjanosti dizajna, trebali biste izvesti simulaciju ploče da biste dobili optimalne postavke završetka.
FPGA I/O	• Za početna istraživanja projekta, možete koristiti zadane postavke na FPGA I/O tab. • Za naprednu provjeru valjanosti dizajna, trebali biste izvesti simulaciju ploče s povezanim IBIS modelima kako biste odabrali odgovarajuće I/O standarde.
Mem Timing	• Za početna istraživanja projekta, možete koristiti zadane postavke na Mem Timing tab. • Za naprednu provjeru valjanosti dizajna, trebali biste unijeti parametre u skladu s podacima o memorijskom uređaju.
Odbor	• Za početna istraživanja projekta, možete koristiti zadane postavke na Odbor tab. • Za naprednu provjeru valjanosti dizajna i točno vremensko zatvaranje, trebali biste izvršiti simulaciju ploče da biste dobili točne intersimbolske smetnje (ISI)/preslušavanje i informacije o iskrivljenju ploče i paketa, te ih unijeti na Odbor tab.
Kontrolor	Postavite parametre regulatora prema željenoj konfiguraciji i ponašanju vašeg memorijskog kontrolera.
Dijagnostika	Možete koristiti parametre na Dijagnostika karticu za pomoć u testiranju i otklanjanju pogrešaka vašeg memorijskog sučelja.
Example Dizajni	The Example Dizajni kartica vam omogućuje generiranje dizajna nprampdatoteke za sintezu i simulaciju. Generirani dizajn nprample je potpuni EMIF sustav koji se sastoji od EMIF IP-a i upravljačkog programa koji generira nasumični promet za provjeru valjanosti memorijskog sučelja.

Detaljne informacije o pojedinačnim parametrima potražite u odgovarajućem poglavlju za svoj memorijski protokol u IP korisničkom priručniku za vanjska memorijska sučelja Intel Stratix 10.

Generiranje EMIF dizajna koji se može sintetizirati Example

Za razvojni komplet Intel Stratix 10 dovoljno je ostaviti većinu Intel Stratix 10 EMIF IP postavki na zadanim vrijednostima. Za generiranje sintetizirajućeg dizajna nprample, slijedite ove korake:

1. Na kartici Diagnostics omogućite EMIF Debug Toolkit/On-Chip Debug Port i In-System-Sources-and-Probes kako biste omogućili pristup dostupnim značajkama za otklanjanje pogrešaka.
2. Na Exampna kartici Dizajni, provjerite je li okvir Sinteza označen.
3. Konfigurirajte EMIF IP i kliknite Generate Example Design u gornjem desnom kutu prozora.
4. Odredite direktorij za EMIF dizajn nprample i kliknite OK. Uspješno generiranje EMIF dizajna prample stvara sljedeće filepostaviti pod qii direktorij.

Slika 3. Generirani dizajn koji se može sintetizirati, nprample File Struktura

Napomena: ako ne odaberete potvrdni okvir Simulacija ili Sinteza, odredišni direktorij sadržavat će dizajn Platform Designera files, koji se ne mogu izravno kompajlirati pomoću softvera Intel Quartus Prime, ali mogu viewuređivati ​​ili uređivati ​​pod dizajnerom platforme. U ovoj situaciji možete pokrenuti sljedeće naredbe za generiranje sinteze i simulacije file postavlja.

• Za stvaranje projekta koji se može kompajlirati, morate pokrenuti skriptu quartus_sh -t make_qii_design.tcl u odredišnom direktoriju.
• Za izradu simulacijskog projekta morate pokrenuti skriptu quartus_sh -t make_sim_design.tcl u odredišnom direktoriju.

Povezane informacije

• Sinteza Example Dizajn na stranici 19
• Opisi IP parametara Intel Stratix 10 EMIF za DDR3
• Opisi IP parametara Intel Stratix 10 EMIF za DDR4
• Opisi IP parametara Intel Stratix 10 EMIF za QDRII/II+/Xtreme
• Opisi IP parametara Intel Stratix 10 EMIF za QDR-IV
• Opisi IP parametara Intel Stratix 10 EMIF za RLDRAM 3

Generiranje EMIF dizajna Example za simulaciju
Za razvojni komplet Intel Stratix 10 dovoljno je ostaviti većinu Intel Stratix 10 EMIF IP postavki na zadanim vrijednostima. Za generiranje dizajna nprample za
simulacije, slijedite ove korake:

1. Na kartici Dijagnostika možete birati između dva načina kalibracije: Preskoči kalibraciju i Punu kalibraciju. (Za detalje o ovim načinima pogledajte simulaciju u odnosu na hardversku implementaciju, kasnije u ovom poglavlju.) Kako biste smanjili vrijeme simulacije, odaberite Abstract PHY za brzu simulaciju.
2. Na Exampna kartici Dizajni, provjerite je li okvir Simulacija označen. Također odaberite potrebni simulacijski HDL format, Verilog ili VHDL.
3. Konfigurirajte EMIF IP i kliknite Generate Example Design u gornjem desnom kutu prozora.
4. Odredite direktorij za EMIF dizajn nprample i kliknite OK.

Uspješno generiranje EMIF dizajna prample stvara višestruke file setovi za razne podržane simulatore, u direktoriju sim/ed_sim.

Slika 4. Dizajn generirane simulacije Nprample File Struktura

Bilješka: Ako ne označite potvrdni okvir Simulacija ili Sinteza, odredišni direktorij sadržavat će dizajn Platform Designera files, koji se ne mogu izravno kompajlirati pomoću softvera Intel Quartus Prime, ali mogu viewuređivati ​​ili uređivati ​​pod dizajnerom platforme. U ovoj situaciji možete pokrenuti sljedeće naredbe za generiranje sinteze i simulacije file postavlja.

• Za stvaranje projekta koji se može kompajlirati, morate pokrenuti skriptu quartus_sh -t make_qii_design.tcl u odredišnom direktoriju.
• Za izradu simulacijskog projekta morate pokrenuti skriptu quartus_sh -t make_sim_design.tcl u odredišnom direktoriju.

Povezane informacije
• Simulacija Example Dizajn na
• Intel Stratix 10 EMIF IP – simulacija IP memorije
• Simulacija nasuprot hardverskoj implementaciji

Simulacija nasuprot hardverskoj implementaciji
Za simulaciju sučelja vanjske memorije možete odabrati preskakanje kalibracije ili potpunu kalibraciju na kartici Dijagnostika tijekom generiranja IP-a.
EMIF simulacijski modeli
Ova tablica uspoređuje karakteristike modela kalibracije s preskakanjem i potpune kalibracije.

Tablica 2. EMIF simulacijski modeli: preskakanje kalibracije u odnosu na potpunu kalibraciju

Preskoči kalibraciju	Potpuna kalibracija
Simulacija na razini sustava s fokusom na korisničku logiku.	Simulacija memorijskog sučelja s fokusom na kalibraciju.
Pojedinosti kalibracije nisu zabilježene.	Hvata sve stages kalibracije.
Ima sposobnost pohranjivanja i dohvaćanja podataka.	Uključuje izravnavanje, iskrivljenje po bitu, itd.
Predstavlja točnu učinkovitost.
Ne uzima u obzir nagnutost ploče.

RTL simulacija nasuprot hardverskoj implementaciji

Ova tablica ističe ključne razlike između EMIF simulacije i hardverske implementacije.

Tablica 3. EMIF RTL simulacija u odnosu na hardversku implementaciju

RTL simulacija	Implementacija hardvera
Nios® kod za inicijalizaciju i kalibraciju izvode se paralelno.	Nios inicijalizacija i kalibracijski kod izvršavaju se sekvencijalno.
Sučelja istovremeno potvrđuju cal_done signal signala u simulaciji.	Operacije montera određuju redoslijed kalibracije, a sučelja ne potvrđuju cal_done istovremeno.

Trebali biste pokrenuti RTL simulacije na temelju obrazaca prometa za aplikaciju vašeg dizajna. Imajte na umu da RTL simulacija ne modelira odgode praćenja PCB-a što može uzrokovati odstupanje u latenciji između RTL simulacije i hardverske implementacije.

Simulacija IP sučelja vanjske memorije s ModelSimom

Ovaj postupak pokazuje kako simulirati dizajn EMIF nprample.

1. Pokrenite softver Mentor Graphics* ModelSim i odaberite File ➤ Promjena imenika. Dođite do direktorija sim/ed_sim/mentor unutar generiranog dizajna nprampmapa le.
2. Provjerite je li prozor transkripta prikazan na dnu zaslona. Ako prozor Transkript nije vidljiv, prikažite ga klikom View ➤ Prijepis.
3. U prozoru transkripta pokrenite izvor msim_setup.tcl.
4. Nakon što izvorni msim_setup.tcl završi s radom, pokrenite ld_debug u prozoru transkripta.
5. Nakon što ld_debug završi s radom, provjerite je li prikazan prozor Objekti. Ako prozor Objekti nije vidljiv, prikažite ga klikom View ➤ Objekti.
6. U prozoru Objekti odaberite signale koje želite simulirati desnim klikom i odabirom Dodaj val.
7. Nakon što završite s odabirom signala za simulaciju, izvedite run -all u prozoru VTranscript. Simulacija traje dok se ne završi.
8. Ako simulacija nije vidljiva, kliknite View ➤ Mahnite.

Povezane informacije
Intel Stratix 10 EMIF IP – simulacija IP memorije

Položaj igle za Intel Stratix 10 EMIF IP

Ova tema pruža smjernice za postavljanje pribadače.

Nadview

Intel Stratix 10 FPGA imaju sljedeću strukturu:

• Svaki uređaj sadrži između 2 i 3 I/O stupca.
• Svaki I/O stupac sadrži do 12 I/O banaka.
• Svaka I/O banka sadrži 4 staze.
• Svaka traka sadrži 12 I/O (GPIO) pinova opće namjene.

Opće smjernice za pribadače
Sljedeće točke daju opće smjernice za pribadače:

• Osigurajte da se pinovi za određeno vanjsko memorijsko sučelje nalaze unutar jednog I/O stupca.
• Sučelja koja obuhvaćaju više banaka moraju ispunjavati sljedeće zahtjeve:
  • Obale moraju biti jedna uz drugu. Za informacije o susjednim bankama, pogledajte IP korisnički priručnik za sučelja vanjske memorije Intel Stratix 10.
  • Adresa i banka naredbi moraju se nalaziti u središnjoj banci kako bi se kašnjenje svelo na minimum. Ako memorijsko sučelje koristi paran broj banaka, adresa i banka naredbi mogu se nalaziti u bilo kojoj od dvije središnje banke.
• Neiskorišteni pinovi mogu se koristiti kao I/O pinovi opće namjene.
• Sve adrese i naredbe te povezani pinovi moraju se nalaziti unutar jedne banke.
• Adresa i pinovi za naredbe i podatke mogu dijeliti banku pod sljedećim uvjetima:
  • Adresni, naredbeni i podatkovni pinovi ne mogu dijeliti I/O traku.
  • Za pinove podataka može se koristiti samo neiskorištena I/O traka u adresi i banci naredbi.

Tablica 4. Opća ograničenja pinova

Vrsta signala	Ograničenje
Data Strobe	Svi signali koji pripadaju DQ grupi moraju se nalaziti u istoj I/O traci.
Podaci	Povezani DQ pinovi moraju se nalaziti u istoj I/O traci. Za protokole koji ne podržavaju dvosmjerne podatkovne linije, signale za čitanje treba grupirati odvojeno od signala za pisanje.
Adresa i naredba	Adresni i naredbeni pinovi moraju se nalaziti na unaprijed definiranim lokacijama unutar I/O banke.

Susjedne banke

Da bi se banke smatrale susjednima, moraju se nalaziti u istom stupcu I/O. Da biste utvrdili jesu li banke susjedne, pogledajte odjeljak Lokacija modularnih I/O banaka i broj pinova u Stratix 10 uređajima koji se nalazi u Stratix 10 općoj namjeni I /O
Upute za korištenje.

Kada se poziva na tablice u Stratix 10 I/O korisničkom priručniku opće namjene, sigurno je pretpostaviti da su sve prikazane banke susjedne, osim ako je prisutan simbol ' – '; simbol ' – ' označava da banka nije vezana za paket.
Dodjeljivanje pribadača

Da biste odredili lokacije za sve EMIF I/O pinove, trebali biste pogledati tablicu pinova za svoj uređaj. Kada se govori o tablici pinova, navedeni su brojevi banaka, indeksi I/O banaka i imena pinova. Indekse pinova za pinove adresa i naredbi možete pronaći u tablici sheme Stratix 10 koja se nalazi na Intel FPGA webmjesto. Dodjelu pribadača možete izvršiti na različite načine. Preporučeni pristup je ručno ograničiti neke signale sučelja i pustiti Intel Quartus Prime Fitter da se pobrine za ostalo. Ova se metoda sastoji od pregledavanja tablica pinova kako bi se pronašli legalni položaji za neke od pinova sučelja i njihovog dodjeljivanja putem .qsf file koji se generira s EMIF dizajnom nprample. Za ovu metodu I/O postavljanja, morate ograničiti sljedeće signale:

• CK0
• Jedna DQS igla po grupi
• PLL referentni takt
• RZQ

Na temelju gornjih ograničenja, Intel Quartus Prime Fitter po potrebi rotira pinove unutar svake trake. Sljedeća slika ilustrira exampdatoteka dodjele pinova za DDR3 x72 sučelje sa sljedećim odabirima:

• Adresa i naredbeni pin smješteni su u banku 2M i zahtijevaju 3 trake.
  • CK0 je ograničen na pin 8 u grupi 2M.
  • Pinovi PLL referentnog takta ograničeni su na pinove 24 i 25 u nizu 2M.
  • RZQ je ograničen na pin 26 u nizu 2M.
• Podaci se smještaju u banke 2N, 2M i 2L i zahtijevaju 9 traka.
  • DQS grupe 1-4 smještene su u red 2N.
  • DQS grupa 0 smještena je u banku 2M.
  • DQS grupe 5-8 stavljaju se u banku 2L.

Slika 5. Dodjela pinova Nprample: DDR3 x73 sučelje

U ovom prample, da biste ograničili CK0 na pin 8 u banci 2M, trebali biste dodati sljedeći redak u .qsf file, na temelju odgovarajuće pin tablice:

Format gornje dodjele pinova može se primijeniti na sve pinove:

Povezane informacije

• Modularne I/O banke u Intel Stratix 10 uređajima
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP za DDR4
• Intel Stratix 10 EMIF IP za QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP za QDR-IV
• Intel Stratix 10 EMIF IP za RLDRAM 3

Kompajliranje i programiranje Intel Stratix 10 EMIF Design Example

Nakon što ste izvršili potrebne dodjele pinova u .qsf file, možete sastaviti dizajn nprampu softveru Intel Quartus Prime.

1. Dođite do mape Intel Quartus Prime koja sadrži primjer dizajnaample imenik.
2. Otvorite projekt Intel Quartus Prime file, (.qpf).
3. Za početak kompilacije kliknite Obrada ➤ Pokreni kompilaciju. Uspješan završetak kompilacije generira .sof file, što omogućuje rad dizajna na hardveru.
4. Kako biste programirali svoj uređaj s kompiliranim dizajnom, otvorite programator klikom na Alati ➤ Programator.
5. U programatoru kliknite Auto Detect za otkrivanje podržanih uređaja.
6. Odaberite uređaj Intel Stratix 10, a zatim odaberite Promijeni File.
7. Dođite do generiranog ed_synth.sof file i odaberite Otvori.
8. Pritisnite Start za početak programiranja Intel Stratix 10 uređaja. Kada je uređaj uspješno programiran, traka napretka u gornjem desnom kutu prozora trebala bi pokazivati ​​100% (uspješno).

Otklanjanje pogrešaka Intel Stratix 10 EMIF Design Example
EMIF Debug Toolkit dostupan je kao pomoć u otklanjanju pogrešaka dizajna sučelja vanjske memorije. Alati vam omogućuju prikaz margina za čitanje i pisanje i generiranje očnih dijagrama. Nakon što ste programirali razvojni komplet Intel Stratix 10, možete provjeriti njegov rad pomoću alata EMIF Debug Toolkit.

1. Da biste pokrenuli EMIF Debug Toolkit, idite na Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. Pritisnite Inicijaliziraj veze.
3. Kliknite Poveži projekt s uređajem. Pojavljuje se prozor; provjerite je li odabran ispravan uređaj i je li ispravan .sof file je odabrano.
4. Pritisnite Stvori vezu memorijskog sučelja. Prihvatite zadane postavke klikom na OK.

Razvojni komplet Intel Stratix 10 sada je postavljen za rad s EMIF Debug Toolkitom, a možete generirati bilo koje od sljedećih izvješća dvostrukim klikom na odgovarajuću opciju:

• Ponovo pokrenite kalibraciju. Izrađuje izvješće o kalibraciji sa sažetkom statusa kalibracije po DQ/DQS grupi zajedno s marginama za svaki DQ/DQS pin.
• Marginiranje vozača. Proizvodi izvješće sa sažetkom margina za čitanje i pisanje po I/O pinu. Ovo se razlikuje od margine kalibracije jer se margina vozača bilježi tijekom prometa u korisničkom načinu rada, a ne tijekom kalibracije
• Generiraj dijagram očiju. Generira dijagrame očitanja i pisanja za svaki DQ pin na temelju uzoraka kalibracijskih podataka.
• Kalibrirajte završetak. Pregledava različite vrijednosti završetka i izvješćuje o marginama koje pruža svaka vrijednost završetka. Koristite ovu značajku za odabir optimalnog završetka za memorijsko sučelje.

Povezane informacije
Intel Stratix 10 EMIF IP otklanjanje pogrešaka

Dizajn Example Opis za sučelja vanjske memorije Intel Stratix 10 FPGA IP

Kada parametrirate i generirate svoj EMIF IP, možete odrediti da sustav kreira direktorije za simulaciju i sintezu file postavlja i generirajte file postavlja automatski. Ako odaberete Simulacija ili Sinteza pod Example Dizajn Files na Exampna kartici Dizajni, sustav stvara kompletnu simulaciju file set ili potpuna sinteza file set, u skladu s vašim odabirom.

Sinteza Example Dizajn

Sinteza prampdizajn sadrži glavne blokove prikazane na donjoj slici.

• Generator prometa, koji je Avalon®-MM exampdrajver koji implementira pseudoslučajni uzorak čitanja i pisanja na parametrizirani broj adresa. Generator prometa također nadzire podatke očitane iz memorije kako bi osigurao da se podudaraju s pisanim podacima i u suprotnom potvrđuje grešku.
• Instanca memorijskog sučelja, koja uključuje:
  • Memorijski kontroler koji moderira između Avalon-MM sučelja i AFI sučelja.
  • PHY, koji služi kao sučelje između memorijskog kontrolera i vanjskih memorijskih uređaja za izvođenje operacija čitanja i pisanja.

Slika 6. Sinteza Example Dizajn

Ako koristite značajku Ping Pong PHY, sinteza nprampdizajn uključuje dva generatora prometa koji izdaju naredbe dvama neovisnim memorijskim uređajima kroz dva neovisna kontrolera i zajednički PHY, kao što je prikazano na sljedećoj slici.

Slika 7. Sinteza Example Dizajn za Ping Pong PHY

Ako koristite RLDRAM 3, generator prometa u sintezi example design komunicira izravno s PHY pomoću AFI-ja, kao što je prikazano na sljedećoj slici.

Slika 8. Sinteza Example Dizajn za RLDRAM 3 sučelja

Napomena: Ako je jedan ili više parametara načina dijeljenja PLL-a, načina dijeljenja DLL-a ili OCT načina dijeljenja postavljeno na bilo koju vrijednost osim Bez dijeljenja, sinteza exampdizajn će sadržavati dvije instance generatora prometa/memorijskog sučelja. Dvije instance generatora prometa/memorijskog sučelja povezane su samo zajedničkim PLL/DLL/OCT vezama kako je definirano postavkama parametara. Instance generatora prometa/memorijskog sučelja pokazuju kako možete napraviti takve veze u vlastitim dizajnima.
Bilješka: Tijek sinteze treće strane kao što je opisano u korisničkom priručniku za Intel Quartus Prime Standard Edition: Sinteza treće strane nije podržani tijek za EMIF IP.
Povezane informacije
Generiranje EMIF dizajna koji se može sintetizirati Example on

Simulacija Example Dizajn
Simulacija prampdizajn sadrži glavne blokove prikazane na sljedećoj slici.

• Primjer sinteze prample dizajn. Kao što je opisano u prethodnom odjeljku, sinteza prampdizajn datoteke sadrži generator prometa i instancu memorijskog sučelja. Ovi blokovi zadani su za apstraktne modele simulacije gdje je to prikladno za brzu simulaciju.
• Model memorije, koji djeluje kao generički model koji se pridržava specifikacija memorijskog protokola. Dobavljači memorije često daju simulacijske modele za svoje specifične memorijske komponente koje možete preuzeti s njihove stranice webstranice.
• Provjera statusa, koja nadzire statusne signale s IP sučelja vanjske memorije i generatora prometa, kako bi signalizirala sveukupno prolazno ili neuspješno stanje.

Slika 9. Simulacija Example Dizajn

Ako koristite značajku Ping Pong PHY, simulacija nprampdizajn uključuje dva generatora prometa koji izdaju naredbe dvama neovisnim memorijskim uređajima kroz dva neovisna kontrolera i zajednički PHY, kao što je prikazano na sljedećoj slici.

Slika 10. Simulacija Example Dizajn za Ping Pong PHY

Ako koristite RLDRAM 3, generator prometa u simulaciji nprample design komunicira izravno s PHY pomoću AFI-ja, kao što je prikazano na sljedećoj slici.

Slika 11. Simulacija Example Dizajn za RLDRAM 3 sučelja

Povezane informacije
Generiranje EMIF dizajna Example za uključenu simulaciju

ExampKartica sučelja dizajna
Uređivač parametara uključuje Example Dizajni kartica koja vam omogućuje parametriranje i generiranje vašeg example dizajni.l
Dostupan Example Designs Section
Padajući izbornik Odaberite dizajn omogućuje vam odabir željenog primjeraample dizajn. Trenutno, EMIF Example Dizajn je jedini dostupan izbor i odabran je prema zadanim postavkama.

Povijest revizija dokumenta za sučelja vanjske memorije Intel Stratix 10 FPGA IP dizajn Example Korisnički priručnik

Verzija dokumenta	Intel Quartus Prime verzija	Promjene
2021.03.29	21.1	• U Example Design Quick Start poglavlju, uklonjene reference na NCSim* simulator.
2018.09.24	18.1	• Ažurirane brojke u Generiranje EMIF dizajna koji se može sintetizirati Example i Generiranje EMIF dizajna Example za simulaciju temama.
2018.05.07	18.0	• Promijenjen naslov dokumenta iz Intel Stratix 10 vanjska memorijska sučelja IP dizajn Example Korisnički priručnik do Vanjska memorijska sučelja Intel Stratix 10 FPGA IP dizajn Example Korisnički priručnik. • Ispravljene točke nabrajanja Nadview odjeljak od Položaj igle za Intel Stratix 10 EMIF IP tema.

Datum	Verzija	Promjene
studeni 2017	2017.11.06	Početno izdanje.

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo koje vrijeme bez prethodne najave. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Dokumenti / Resursi

intel vanjska memorijska sučelja Intel Stratix 10 FPGA IP dizajn Example [pdf] Korisnički priručnik Vanjska memorijska sučelja Intel Stratix 10 FPGA IP dizajn Example, vanjski, memorijska sučelja Intel Stratix 10 FPGA IP dizajn Example, Intel Stratix 10 FPGA IP dizajn Example, 10 FPGA IP dizajn Example

Reference

• korisnički priručnik