Interfaces de memoria externa Intel Stratix 10 FPGA IP Design Example

Deseño Example Guía de inicio rápido para interfaces de memoria externa Intel® Stratix® 10 FPGA IP

Unha nova interface e un deseño máis automatizado por exemploampo fluxo está dispoñible para interfaces de memoria externa Intel® Stratix® 10. O Example Deseños no editor de parámetros permítelle especificar a creación de síntese e simulación file conxuntos que pode usar para validar a súa IP EMIF. Podes xerar un exampdeseño específico para un kit de desenvolvemento Intel FPGA ou para calquera IP EMIF que xere.

Figura 1. Deseño xeral Example Fluxos de traballo

Figura 2. Xeración dun EMIF ExampDeseño cun kit de desenvolvemento Intel Stratix 10

Creación dun proxecto EMIF

Para a versión 17.1 e posteriores do software Intel Quartus® Prime, debes crear un proxecto Intel Quartus Prime antes de xerar a IP EMIF e o deseño ex.ample.

1. Inicie o software Intel Quartus Prime e seleccione File ➤ Asistente para novos proxectos. Fai clic en Seguinte.
2. Especifique un directorio e un nme para o proxecto que quere crear. Fai clic en Seguinte.
3. Verifique que o Proxecto baleiro estea seleccionado. Fai clic en Seguinte dúas veces.
4. En Filtro de nome, escriba o número de peza do dispositivo.
5. En Dispositivos dispoñibles, seleccione o dispositivo axeitado.
6. Fai clic en Finalizar.

Xeración e configuración da IP EMIF

Os seguintes pasos ilustran como xerar e configurar a IP EMIF. Este tutorial crea unha interface DDR4, pero os pasos son similares para outros protocolos.

1. Na xanela do Catálogo de IP, seleccione Interfaces de memoria externa Intel Stratix 10. (Se a xanela do Catálogo de IP non está visible, seleccione View ➤ Utilidade Windows ➤ Catálogo IP.)
2. No Editor de parámetros IP, proporcione un nome de entidade para a IP EMIF (o nome que proporciona aquí pasa a ser o file nome para a IP) e especifique un directorio. Fai clic en Crear.
3. O editor de parámetros ten varias pestanas nas que debes configurar os parámetros para reflectir a túa implementación EMIF:

Directrices do editor de parámetros EMIF de Intel Stratix 10

Táboa 1. Directrices do editor de parámetros EMIF

Pestana Editor de parámetros	Directrices
Xeral	Asegúrese de que se introducen correctamente os seguintes parámetros: • O grao de velocidade do dispositivo. • A frecuencia do reloxo da memoria. • A frecuencia do reloxo de referencia PLL.
Memoria	• Consulte a folla de datos do dispositivo de memoria para introducir os parámetros do dispositivo Memoria ficha. • Tamén debe introducir unha localización específica para o PIN ALERT#. (Só aplícase ao protocolo de memoria DDR4).
Mem E/S	• Para as investigacións iniciais do proxecto, pode utilizar a configuración predeterminada do Mem E/S ficha. • Para a validación avanzada do deseño, debes realizar a simulación da placa para obter a configuración de terminación óptima.
E/S FPGA	• Para as investigacións iniciais do proxecto, pode utilizar a configuración predeterminada do E/S FPGA ficha. • Para a validación avanzada do deseño, debe realizar a simulación de placas cos modelos IBIS asociados para seleccionar os estándares de E/S axeitados.
Temporalización de Mem	• Para as investigacións iniciais do proxecto, pode utilizar a configuración predeterminada do Temporalización de Mem ficha. • Para a validación avanzada do deseño, debe introducir os parámetros segundo a folla de datos do dispositivo de memoria.
Xunta	• Para as investigacións iniciais do proxecto, pode utilizar a configuración predeterminada do Xunta ficha. • Para unha validación avanzada do deseño e un peche de tempo preciso, debes realizar unha simulación de placa para obter información precisa sobre a interferencia entre símbolos (ISI)/crosstalk e o sesgo da placa e do paquete, e introducila no Xunta ficha.
Controlador	Estableza os parámetros do controlador segundo a configuración e o comportamento desexados para o controlador de memoria.
Diagnóstico	Podes usar os parámetros de Diagnóstico para axudar a probar e depurar a súa interface de memoria.
Example Designs	O Example Designs pestana permítelle xerar deseño por exemploample para síntese e simulación. O deseño xerado example é un sistema EMIF completo que consiste na IP EMIF e un controlador que xera tráfico aleatorio para validar a interface de memoria.

Para obter información detallada sobre parámetros individuais, consulte o capítulo adecuado para o seu protocolo de memoria na Guía de usuario IP de interfaces de memoria externa Intel Stratix 10.

Xerando o deseño EMIF sintetizable Example

Para o kit de desenvolvemento de Intel Stratix 10, é suficiente deixar a maioría da configuración IP de Intel Stratix 10 EMIF nos seus valores predeterminados. Para xerar o deseño sintetizable example, siga estes pasos:

1. Na pestana Diagnóstico, habilite o Kit de ferramentas de depuración EMIF/Porto de depuración en chip e Fontes e sondas no sistema para proporcionar acceso ás funcións de depuración dispoñibles.
2. Sobre o Example Deseños, asegúrese de que a caixa Síntese estea marcada.
3. Configure a IP EMIF e prema en Xerar Example Deseño na esquina superior dereita da xanela.
4. Especifique un directorio para o deseño EMIF, por exemploample e fai clic en Aceptar. Xeración exitosa do deseño EMIF example crea o seguinte filedefinido nun directorio qii.

Figura 3. Deseño sintetizable xerado Example File Estrutura

Nota: Se non selecciona a caixa de verificación Simulación ou Síntese, o directorio de destino conterá o deseño do Deseñador de plataforma. files, que non son compilables polo software Intel Quartus Prime directamente, pero poden selo vieweditado ou editado baixo Platform Designer. Nesta situación pode executar os seguintes comandos para xerar síntese e simulación file conxuntos.

• Para crear un proxecto compilable, debes executar o script quartus_sh -t make_qii_design.tcl no directorio de destino.
• Para crear un proxecto de simulación, debes executar o script quartus_sh -t make_sim_design.tcl no directorio de destino.

Información relacionada

• Síntese Example Deseño na páxina 19
• Descricións de parámetros IP EMIF de Intel Stratix 10 para DDR3
• Descricións de parámetros IP EMIF de Intel Stratix 10 para DDR4
• Descricións de parámetros IP EMIF de Intel Stratix 10 para QDRII/II+/Xtreme
• Descricións dos parámetros IP EMIF de Intel Stratix 10 para QDR-IV
• Descricións de parámetros IP EMIF de Intel Stratix 10 para RLDRAM 3

Xerando o deseño EMIF Example para simulación
Para o kit de desenvolvemento de Intel Stratix 10, é suficiente deixar a maioría da configuración IP de Intel Stratix 10 EMIF nos seus valores predeterminados. Para xerar o deseño example para
simulación, siga estes pasos:

1. Na pestana Diagnóstico, pode escoller entre dous modos de calibración: Saltar calibración e Calibración completa. (Para obter detalles sobre estes modos, consulte Simulación versus implementación de hardware, máis adiante neste capítulo.) Para reducir o tempo de simulación, seleccione PHY abstracto para unha simulación rápida.
2. Sobre o Example Deseños, asegúrese de que a caixa Simulación estea marcada. Escolla tamén o formato HDL de simulación necesario, Verilog ou VHDL.
3. Configure a IP EMIF e prema en Xerar Example Deseño na esquina superior dereita da xanela.
4. Especifique un directorio para o deseño EMIF, por exemploample e fai clic en Aceptar.

Xeración exitosa do deseño EMIF example crea múltiples file conxuntos para varios simuladores compatibles, baixo un directorio sim/ed_sim.

Figura 4. Deseño de simulación xerada Example File Estrutura

Nota: Se non selecciona a caixa de verificación Simulación ou Síntese, o directorio de destino conterá o deseño de Platform Designer files, que non son compilables polo software Intel Quartus Prime directamente, pero poden selo vieweditado ou editado baixo Platform Designer. Nesta situación pode executar os seguintes comandos para xerar síntese e simulación file conxuntos.

• Para crear un proxecto compilable, debes executar o script quartus_sh -t make_qii_design.tcl no directorio de destino.
• Para crear un proxecto de simulación, debes executar o script quartus_sh -t make_sim_design.tcl no directorio de destino.

Información relacionada
• Simulación Example Design on
• Intel Stratix 10 EMIF IP – Simulando IP de memoria
• Simulación versus implementación de hardware activada

Simulación versus implementación de hardware
Para a simulación da interface de memoria externa, pode seleccionar omitir a calibración ou a calibración completa na pestana Diagnóstico durante a xeración de IP.
Modelos de simulación EMIF
Esta táboa compara as características dos modelos de calibración de salto e de calibración completa.

Táboa 2. Modelos de simulación EMIF: Saltar calibración fronte a Calibración completa

Saltar calibración	Calibración completa
Simulación a nivel de sistema centrada na lóxica de usuario.	Simulación da interface de memoria centrada na calibración.
Non se capturan os detalles da calibración.	Captura todos os stages de calibración.
Ten capacidade para almacenar e recuperar datos.	Inclúe nivelación, axuste por bit, etc.
Representa a eficiencia precisa.
Non considera o sesgo do taboleiro.

Simulación RTL versus implementación de hardware

Esta táboa destaca as principais diferenzas entre a simulación EMIF e a implementación de hardware.

Táboa 3. Simulación EMIF RTL versus implementación de hardware

Simulación RTL	Implementación de hardware
O código de inicialización e calibración de Nios® execútase en paralelo.	O código de inicialización e calibración de Nios execútase secuencialmente.
As interfaces afirman o sinal cal_done simultaneamente na simulación.	As operacións do instalador determinan a orde de calibración e as interfaces non afirman cal_done simultaneamente.

Deberías executar simulacións RTL baseadas nos patróns de tráfico para a aplicación do teu deseño. Teña en conta que a simulación RTL non modela os atrasos de rastrexo de PCB, o que pode provocar unha discrepancia na latencia entre a simulación RTL e a implementación do hardware.

Simulando IP da interface de memoria externa con ModelSim

Este procedemento mostra como simular o deseño EMIF, por exemploample.

1. Inicie o software Mentor Graphics* ModelSim e seleccione File ➤ Cambiar directorio. Navega ata o directorio sim/ed_sim/mentor dentro do deseño xerado, por exemploample cartafol.
2. Verifique que a xanela Transcrición aparece na parte inferior da pantalla. Se a xanela Transcrición non está visible, móstraa facendo clic View ➤ Transcrición.
3. Na xanela Transcrición, executa o código fonte msim_setup.tcl.
4. Despois de que a fonte msim_setup.tcl remate de executarse, execute ld_debug na xanela Transcrición.
5. Despois de que ld_debug remate de executarse, verifique que se amosa a xanela Obxectos. Se a xanela Obxectos non está visible, móstraa facendo clic View ➤ Obxectos.
6. Na xanela Obxectos, seleccione os sinais que quere simular facendo clic co botón dereito e seleccionando Engadir onda.
7. Despois de rematar de seleccionar os sinais para a simulación, executa run -all na xanela VTranscript. A simulación execútase ata que se completa.
8. Se a simulación non está visible, fai clic View ➤ Onda.

Información relacionada
Intel Stratix 10 EMIF IP - Simulación de IP de memoria

Colocación de pines para Intel Stratix 10 EMIF IP

Este tema ofrece pautas para a colocación de alfinetes.

Acabadoview

As FPGA Intel Stratix 10 teñen a seguinte estrutura:

• Cada dispositivo contén entre 2 e 3 columnas de E/S.
• Cada columna de E/S contén ata 12 bancos de E/S.
• Cada banco de E/S contén 4 carrís.
• Cada carril contén 12 pinos de E/S de propósito xeral (GPIO).

Directrices xerais de Pin
Os seguintes puntos proporcionan pautas xerais de pin:

• Asegúrese de que os pinos dunha determinada interface de memoria externa residen nunha única columna de E/S.
• As interfaces que abranguen varios bancos deben cumprir os seguintes requisitos:
  • Os bancos deben estar adxacentes entre si. Para obter información sobre bancos adxacentes, consulte a Guía de usuario IP de interfaces de memoria externa Intel Stratix 10.
  • O enderezo e o banco de comandos deben residir nun banco central para minimizar a latencia. Se a interface de memoria usa un número par de bancos, o enderezo e o banco de comandos poden residir en calquera dos dous bancos centrais.
• Os pinos non utilizados pódense usar como pinos de E/S de propósito xeral.
• Todos os enderezos e comandos e os pinos asociados deben residir nun único banco.
• O enderezo, o comando e os pinos de datos poden compartir un banco nas seguintes condicións:
  • Os pinos de enderezo e comando e datos non poden compartir un carril de E/S.
  • Só se pode usar un carril de E/S non utilizado no banco de enderezos e comandos para os pins de datos.

Táboa 4. Restricións xerais do Pin

Tipo de sinal	Restricción
Estroboscópico de datos	Todos os sinais pertencentes a un grupo DQ deben residir no mesmo carril de E/S.
Datos	Os pinos DQ relacionados deben residir no mesmo carril de E/S. Para os protocolos que non admiten liñas de datos bidireccionais, os sinais de lectura deben agruparse por separado dos sinais de escritura.
Enderezo e Comando	Os pinos de enderezo e comando deben residir en lugares predefinidos dentro dun banco de E/S.

Bancos adxacentes

Para que os bancos se consideren adxacentes, deben residir na mesma columna de E/S. Para determinar se os bancos están adxacentes, consulte a sección Localización de bancos de E/S modulares e recuentos de pins nos dispositivos Stratix 10, situada no Stratix 10 General Purpose I. /O
Guía de usuario.

Cando se refire ás táboas da Guía de usuario de E/S de propósito xeral de Stratix 10, é seguro asumir que todos os bancos mostrados están adxacentes, a non ser que estea presente o símbolo '-'; un símbolo '-' indica que o banco non está cedido para o paquete.
Asignacións de pin

Para determinar as localizacións de todos os pinos de E/S EMIF, debes facer referencia á táboa de pins do teu dispositivo. Cando se refire á táboa de pins, indícanse os números de banco, os índices de bancos de E/S e os nomes de pin. Podes atopar os índices de pins para enderezos e pinos de comando na táboa de esquemas Stratix 10 situada na FPGA de Intel. websitio. Podes realizar asignacións de alfinetes de varias maneiras. O enfoque recomendado é restrinxir manualmente algúns sinais da interface e deixar que o Intel Quartus Prime Fitter se encargue do resto. Este método consiste en consultar as táboas de pins para atopar posicións legais para algúns dos pinos da interface e asignalos a través do .qsf file que se xera co deseño EMIF example. Para este método de colocación de E/S, debe restrinxir os seguintes sinais:

• CK0
• Un pin DQS por grupo
• Reloxo de referencia PLL
• RZQ

En función das limitacións anteriores, o Intel Quartus Prime Fitter xira os pinos dentro de cada carril segundo sexa necesario. A seguinte figura ilustra un example de asignacións de pins para unha interface DDR3 x72 coas seguintes seleccións:

• O enderezo e o PIN de mando colócanse no banco 2M e requiren 3 carrís.
  • CK0 está restrinxido ao pin 8 do banco 2M.
  • Os pinos do reloxo de referencia PLL están restrinxidos aos pinos 24 e 25 no banco 2M.
  • RZQ está restrinxido ao pin 26 no banco 2M.
• Os datos colócanse nos bancos 2N, 2M e 2L e requiren 9 carrís.
  • Os grupos DQS 1-4 colócanse no banco 2N.
  • O grupo 0 DQS colócase no banco 2M.
  • Os grupos DQS 5-8 colócanse no banco 2L.

Figura 5. Asignacións de pin Example: Interfaz DDR3 x73

Neste example, para restrinxir CK0 ao pin 8 do banco 2M, engadiría a seguinte liña ao .qsf file, baseándose na táboa de pins adecuada:

O formato da asignación de pinos anterior pódese aplicar a todos os pinos:

Información relacionada

• Bancos de E/S modulares en dispositivos Intel Stratix 10
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP para DDR4
• Intel Stratix 10 EMIF IP para QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP para QDR-IV
• Intel Stratix 10 EMIF IP para RLDRAM 3

Compilación e programación do Intel Stratix 10 EMIF Design Example

Despois de realizar as asignacións de pins necesarias no .qsf file, podes compilar o deseño example no software Intel Quartus Prime.

1. Navega ata o cartafol Intel Quartus Prime que contén o deseño, por exemploampdirectorio le.
2. Abre o proxecto Intel Quartus Prime file, (.qpf).
3. Para comezar a compilación, faga clic en Procesamento ➤ Iniciar compilación. A finalización exitosa da compilación xera un .sof file, que permite que o deseño se execute en hardware.
4. Para programar o dispositivo co deseño compilado, abra o programador facendo clic en Ferramentas ➤ Programador.
5. No programador, fai clic en Detección automática para detectar dispositivos compatibles.
6. Seleccione o dispositivo Intel Stratix 10 e, a continuación, seleccione Cambiar File.
7. Navega ata o ed_synth.sof xerado file e seleccione Abrir.
8. Fai clic en Inicio para comezar a programar o dispositivo Intel Stratix 10. Cando o dispositivo se programe correctamente, a barra de progreso na parte superior dereita da xanela debería indicar 100 % (correcto).

Depurando o Intel Stratix 10 EMIF Design Example
O kit de ferramentas de depuración EMIF está dispoñible para axudar na depuración de deseños de interfaces de memoria externa. O conxunto de ferramentas permítelle mostrar as marxes de lectura e escritura e xerar diagramas de ollos. Despois de programar o kit de desenvolvemento Intel Stratix 10, pode verificar o seu funcionamento mediante o kit de ferramentas de depuración EMIF.

1. Para iniciar o kit de ferramentas de depuración EMIF, desprácese ata Ferramentas ➤ Ferramentas de depuración do sistema ➤ Kit de ferramentas de interface de memoria externa.
2. Fai clic en Inicializar conexións.
3. Fai clic en Vincular o proxecto ao dispositivo. Aparece unha fiestra; verificar que se selecciona o dispositivo correcto e que o correcto .sof file está seleccionado.
4. Fai clic en Crear conexión de interface de memoria. Acepte a configuración predeterminada facendo clic en Aceptar.

O kit de desenvolvemento de Intel Stratix 10 agora está configurado para funcionar co kit de ferramentas de depuración EMIF e pode xerar calquera dos seguintes informes facendo dobre clic na opción correspondente:

• Volver a realizar a calibración. Produce un informe de calibración que resume o estado de calibración por grupo DQ/DQS xunto coas marxes de cada pin DQ/DQS.
• Marxe do controlador. Produce un informe que resume as marxes de lectura e escritura por pin de E/S. Isto difire da marxe de calibración porque a marxe do condutor captúrase durante o tráfico do modo de usuario e non durante a calibración
• Xerar diagrama de ollos. Xera diagramas oculares de lectura e escritura para cada pin DQ en función dos patróns de datos de calibración.
• Calibrar a terminación. Varri diferentes valores de terminación e informa das marxes que proporciona cada valor de terminación. Use esta función para axudar a seleccionar a terminación óptima para a interface de memoria.

Información relacionada
Depuración IP de Intel Stratix 10 EMIF

Deseño Example Descrición para as interfaces de memoria externa Intel Stratix 10 FPGA IP

Cando parametriza e xera a súa IP EMIF, pode especificar que o sistema cree directorios para simulación e síntese file conxuntos e xerar file establece automaticamente. Se selecciona Simulación ou Síntese en Exampo Deseño Files no Example Deseños, o sistema crea unha simulación completa file conxunto ou unha síntese completa file establecer, de acordo coa súa selección.

Síntese Exampo Deseño

A síntese exampO deseño do ficheiro contén os principais bloques que se mostran na seguinte figura.

• Un xerador de tráfico, que é un Avalon®-MM sintetizable exampcontrolador de ficheiro que implementa un patrón pseudoaleatorio de lecturas e escrituras nun número parametrizado de enderezos. O xerador de tráfico tamén supervisa os datos lidos da memoria para asegurarse de que coincidan cos datos escritos e afirma un fallo en caso contrario.
• Unha instancia da interface de memoria, que inclúe:
  • Un controlador de memoria que modera entre a interface Avalon-MM e a interface AFI.
  • O PHY, que serve como interface entre o controlador de memoria e os dispositivos de memoria externos para realizar operacións de lectura e escritura.

Figura 6. Síntese Exampo Deseño

Se está a usar a función Ping Pong PHY, a síntese por exemploampO deseño do ficheiro inclúe dous xeradores de tráfico que emiten comandos a dous dispositivos de memoria independentes a través de dous controladores independentes e un PHY común, como se mostra na seguinte figura.

Figura 7. Síntese Exampo Deseño para Ping Pong PHY

Se está a usar RLDRAM 3, o xerador de tráfico na síntese, por exemploampO deseño do ficheiro comunícase directamente co PHY mediante AFI, como se mostra na seguinte figura.

Figura 8. Síntese Example Design for RLDRAM 3 interfaces

Nota: Se un ou máis dos parámetros Modo de uso compartido de PLL, Modo de uso compartido de DLL ou Modo de uso compartido OCT están configurados en calquera valor que non sexa Sen compartir, a síntese exampO deseño do ficheiro conterá dúas instancias de interface de memoria/xerador de tráfico. As dúas instancias de interface de memoria/xerador de tráfico están relacionadas só por conexións PLL/DLL/OCT compartidas segundo se definen na configuración do parámetro. As instancias da interface de xerador de tráfico/memoria demostran como podes facer tales conexións nos teus propios deseños.
Nota: Fluxo de síntese de terceiros tal e como se describe na Guía de usuario de Intel Quartus Prime Standard Edition: a síntese de terceiros non é un fluxo compatible para EMIF IP.
Información relacionada
Xerando o deseño EMIF sintetizable Example sobre

Simulación Exampo Deseño
A simulación exampO deseño do ficheiro contén os principais bloques que se mostran na seguinte figura.

• Un exemplo da síntese exampo deseño. Como se describe no apartado anterior, a síntese exampO deseño do ficheiro contén un xerador de tráfico e unha instancia da interface de memoria. Estes bloques usan por defecto modelos de simulación abstractos cando sexa apropiado para a simulación rápida.
• Un modelo de memoria, que actúa como un modelo xenérico que se adhire ás especificacións do protocolo de memoria. Con frecuencia, os provedores de memoria proporcionan modelos de simulación para os seus compoñentes de memoria específicos que pode descargar dos seus websitios.
• Un comprobador de estado, que supervisa os sinais de estado da IP da interface de memoria externa e do xerador de tráfico, para sinalar unha condición xeral de aprobación ou falla.

Figura 9. Simulación Exampo Deseño

Se está a usar a función Ping Pong PHY, a simulación, por exemploampO deseño do ficheiro inclúe dous xeradores de tráfico que emiten comandos a dous dispositivos de memoria independentes a través de dous controladores independentes e un PHY común, como se mostra na seguinte figura.

Figura 10. Simulación Exampo Deseño para Ping Pong PHY

Se está a usar RLDRAM 3, o xerador de tráfico da simulación, por exemploampO deseño do ficheiro comunícase directamente co PHY mediante AFI, como se mostra na seguinte figura.

Figura 11. Simulación Example Design for RLDRAM 3 interfaces

Información relacionada
Xerando o deseño EMIF Example para a simulación activada

Example Deseños Interface Tab
O editor de parámetros inclúe un Example Deseños que che permite parametrizar e xerar o teu example deseños.l
Dispoñible ExampSección de Deseños
O menú desplegable Seleccionar deseño permítelle seleccionar o exampo deseño. Na actualidade, EMIF Exampo Deseño é a única opción dispoñible e está seleccionado por defecto.

Historial de revisión de documentos para interfaces de memoria externa Intel Stratix 10 FPGA IP Design Example Guía de usuario

Versión do documento	Versión Intel Quartus Prime	Cambios
2021.03.29	21.1	• No ExampInicio rápido de deseño capítulo, elimináronse as referencias ao simulador NCSim*.
2018.09.24	18.1	• Cifras actualizadas no Xerando o deseño EMIF sintetizable Example e Xerando o deseño EMIF Example para simulación temas.
2018.05.07	18.0	• Cambiouse o título do documento de Interfaces de memoria externa Intel Stratix 10 IP Design Example Guía de usuario a Interfaces de memoria externa Intel Stratix 10 FPGA IP Design Example Guía de usuario. • Corrixíronse viñetas Acabadoview sección da Colocación de pines para Intel Stratix 10 EMIF IP tema.

Data	Versión	Cambios
Novembro 2017	2017.11.06	Lanzamento inicial.

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos. *Outros nomes e marcas poden ser reclamados como propiedade doutros.

Documentos/Recursos

Interfaces de memoria externa intel Intel Stratix 10 FPGA IP Design Example [pdfGuía do usuario Interfaces de memoria externa Intel Stratix 10 FPGA IP Design Example, Externo, Interfaces de memoria Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP Design Example

Referencias

• Manual de usuario