Rhyngwynebau Cof Allanol Intel Stratix 10 FPGA IP Design Example

Dylunio Cynample Canllaw Cychwyn Cyflym ar gyfer Rhyngwynebau Cof Allanol Intel® Stratix® 10 FPGA IP

Mae rhyngwyneb newydd a dylunio mwy awtomataidd exampMae llif le ar gael ar gyfer rhyngwynebau cof allanol Intel® Stratix® 10. Yr Example Designs tab yn y golygydd paramedr yn eich galluogi i nodi creu synthesis ac efelychu file setiau y gallwch eu defnyddio i ddilysu eich IP EMIF. Gallwch chi gynhyrchu exampdylunio'n benodol ar gyfer pecyn datblygu Intel FPGA, neu ar gyfer unrhyw IP EMIF rydych chi'n ei gynhyrchu.

Ffigur 1. Dyluniad Cyffredinol Example Llifau gwaith

Ffigur 2. Cynhyrchu EMIF Example Dylunio Gyda Phecyn Datblygu Intel Stratix 10

Creu Prosiect EMIF

Ar gyfer fersiwn meddalwedd Intel Quartus® Prime 17.1 ac yn ddiweddarach, rhaid i chi greu prosiect Intel Quartus Prime cyn cynhyrchu'r IP EMIF a dylunio example.

1. Lansio meddalwedd Intel Quartus Prime a dewis File ➤ Dewin Prosiect Newydd. Cliciwch Nesaf.
2. Nodwch gyfeiriadur ac nm ar gyfer y prosiect rydych chi am ei greu. Cliciwch Nesaf.
3. Gwiriwch fod y Prosiect Gwag wedi'i ddewis. Cliciwch Nesaf ddwywaith.
4. O dan hidlydd Enw, teipiwch rif rhan y ddyfais.
5. O dan dyfeisiau sydd ar gael, dewiswch y ddyfais briodol.
6. Cliciwch Gorffen.

Cynhyrchu a Ffurfweddu'r IP EMIF

Mae'r camau canlynol yn dangos sut i gynhyrchu a ffurfweddu'r IP EMIF. Mae'r llwybr cerdded hwn yn creu rhyngwyneb DDR4, ond mae'r camau'n debyg ar gyfer protocolau eraill.

1. Yn y ffenestr Catalog IP, dewiswch Intel Stratix 10 Rhyngwynebau Cof Allanol. (Os nad yw ffenestr y Catalog IP yn weladwy, dewiswch View ➤ Windows Cyfleustodau ➤ Catalog IP.)
2. Yn y Golygydd Paramedr IP, rhowch enw endid ar gyfer yr IP EMIF (yr enw a roddwch yma yw'r file enw ar gyfer yr IP) a nodwch gyfeiriadur. Cliciwch Creu.
3. Mae gan y golygydd paramedr sawl tab lle mae'n rhaid i chi ffurfweddu paramedrau i adlewyrchu eich gweithrediad EMIF:

Canllawiau Golygydd Paramedr Intel Stratix 10 EMIF

Tabl 1. Canllawiau Golygydd Paramedr EMIF

Tab Golygydd Paramedr	Canllawiau
Cyffredinol	Sicrhewch fod y paramedrau canlynol yn cael eu nodi'n gywir: • Y radd cyflymder ar gyfer y ddyfais. • Amledd y cloc cof. • Amledd cloc cyfeirio PLL.
Cof	• Cyfeiriwch at y daflen ddata ar gyfer eich dyfais cof i fynd i mewn i'r paramedrau ar y Cof tab. • Dylech hefyd nodi lleoliad penodol ar gyfer y pin ALERT#. (Yn berthnasol i brotocol cof DDR4 yn unig.)
Mem I/O	• Ar gyfer ymchwiliadau prosiect cychwynnol, gallwch ddefnyddio'r gosodiadau diofyn ar y Mem I/O tab. • Ar gyfer dilysu dyluniad uwch, dylech berfformio efelychiad bwrdd i gael y gosodiadau terfynu gorau posibl.
FPGA I/O	• Ar gyfer ymchwiliadau prosiect cychwynnol, gallwch ddefnyddio'r gosodiadau diofyn ar y FPGA I/O tab. • Ar gyfer dilysu dyluniad uwch, dylech berfformio efelychiad bwrdd gyda modelau IBIS cysylltiedig i ddewis safonau I/O priodol.
Mem Amseru	• Ar gyfer ymchwiliadau prosiect cychwynnol, gallwch ddefnyddio'r gosodiadau diofyn ar y Mem Amseru tab. • Ar gyfer dilysu dyluniad uwch, dylech nodi paramedrau yn ôl taflen ddata eich dyfais cof.
Bwrdd	• Ar gyfer ymchwiliadau prosiect cychwynnol, gallwch ddefnyddio'r gosodiadau diofyn ar y Bwrdd tab. • Ar gyfer dilysu dyluniad uwch a chau amseriad cywir, dylech berfformio efelychiad bwrdd i ddeillio ymyrraeth rhyngsymbol gywir (ISI) / crosstalk a bwrdd a phecyn gwybodaeth sgiw, a'i nodi ar y Bwrdd tab.
Rheolydd	Gosodwch baramedrau'r rheolydd yn ôl y cyfluniad a'r ymddygiad dymunol ar gyfer eich rheolydd cof.
Diagnosteg	Gallwch ddefnyddio'r paramedrau ar y Diagnosteg tab i gynorthwyo i brofi a dadfygio eich rhyngwyneb cof.
Example Designs	Mae'r Example Designs tab yn gadael i chi gynhyrchu dyluniad examples ar gyfer synthesis ac ar gyfer efelychu. Mae'r dyluniad a gynhyrchir cynampMae le yn system EMIF gyflawn sy'n cynnwys yr IP EMIF a gyrrwr sy'n cynhyrchu traffig ar hap i ddilysu'r rhyngwyneb cof.

I gael gwybodaeth fanwl am baramedrau unigol, cyfeiriwch at y bennod briodol ar gyfer eich protocol cof yn y Canllaw Defnyddiwr IP Rhyngwynebau Cof Allanol Intel Stratix 10 .

Cynhyrchu'r Dyluniad EMIF Synthesizable Example

Ar gyfer pecyn datblygu Intel Stratix 10, mae'n ddigon gadael y rhan fwyaf o osodiadau IP Intel Stratix 10 EMIF ar eu gwerthoedd diofyn. I gynhyrchu'r dyluniad synthesizable example, dilynwch y camau hyn:

1. Ar y tab Diagnosteg, galluogwch Becyn Cymorth Dadfygio EMIF/Porth Dadfygio Ar-Sglodion ac In-System-Ffynonellau-a-Probes i ddarparu mynediad i'r nodweddion dadfygio sydd ar gael.
2. Ar yr Example Designs tab, sicrhewch fod y blwch Synthesis yn cael ei wirio.
3. Ffurfweddwch yr IP EMIF a chliciwch ar Generate Example Dylunio yng nghornel dde uchaf y ffenestr.
4. Nodwch gyfeiriadur ar gyfer y cynllun EMIF example a chliciwch OK. Cynhyrchu cynllun EMIF yn llwyddiannus cynampMae le yn creu'r canlynol filegosod o dan gyfeirlyfr qii.

Ffigur 3. Dyluniad Synthesizable a Gynhyrchwyd Example File Strwythur

Nodyn: Os na ddewiswch y blwch ticio Efelychu neu Synthesis, bydd y cyfeiriadur cyrchfan yn cynnwys dyluniad Platform Designer files, na ellir eu llunio gan feddalwedd Intel Quartus Prime yn uniongyrchol, ond gallant fod viewgol neu ei olygu dan y Dylunydd Llwyfan. Yn y sefyllfa hon gallwch redeg y gorchmynion canlynol i gynhyrchu synthesis ac efelychu file setiau.

• I greu prosiect cryno, rhaid i chi redeg y sgript quartus_sh -t make_qii_design.tcl yn y cyfeiriadur cyrchfan.
• I greu prosiect efelychu, rhaid i chi redeg y sgript quartus_sh -t make_sim_design.tcl yn y cyfeiriadur cyrchfan.

Gwybodaeth Gysylltiedig

• Synthesis Example Dylunio ar dudalen 19
• Disgrifiadau Paramedr IP Intel Stratix 10 EMIF ar gyfer DDR3
• Disgrifiadau Paramedr IP Intel Stratix 10 EMIF ar gyfer DDR4
• Disgrifiadau Paramedr IP Intel Stratix 10 EMIF ar gyfer QDRII/II+/Xtreme
• Disgrifiadau Paramedr IP Intel Stratix 10 EMIF ar gyfer QDR-IV
• Disgrifiadau Paramedr IP Intel Stratix 10 EMIF ar gyfer RLDRAM 3

Cynhyrchu'r EMIF Design Example ar gyfer Efelychiad
Ar gyfer pecyn datblygu Intel Stratix 10, mae'n ddigon gadael y rhan fwyaf o osodiadau IP Intel Stratix 10 EMIF ar eu gwerthoedd diofyn. I gynhyrchu'r dyluniad example ar gyfer
efelychiad, dilynwch y camau hyn:

1. Ar y tab Diagnosteg, gallwch ddewis rhwng dau ddull graddnodi: Hepgor Calibradu a Graddnodi Llawn. (Am fanylion ar y modiau hyn, cyfeiriwch at Efelychu yn erbyn Gweithredu Caledwedd, yn ddiweddarach yn y bennod hon.) I leihau'r amser efelychu, dewiswch PHY Haniaethol ar gyfer efelychiad cyflym.
2. Ar yr Example Designs tab, sicrhewch fod y blwch Efelychu yn cael ei wirio. Hefyd dewiswch y fformat HDL Efelychu gofynnol, naill ai Verilog neu VHDL.
3. Ffurfweddwch yr IP EMIF a chliciwch ar Generate Example Dylunio yng nghornel dde uchaf y ffenestr.
4. Nodwch gyfeiriadur ar gyfer y cynllun EMIF example a chliciwch OK.

Cynhyrchu cynllun EMIF yn llwyddiannus cynample yn creu lluosog file setiau ar gyfer gwahanol efelychwyr a gefnogir, o dan gyfeiriadur sim/ed_sim.

Ffigur 4. Dyluniad Efelychiad a Gynhyrchwyd Example File Strwythur

Nodyn: Os na ddewiswch y blwch ticio Efelychu neu Synthesis, bydd y cyfeiriadur cyrchfan yn cynnwys dyluniad Platform Designer files, na ellir eu llunio gan feddalwedd Intel Quartus Prime yn uniongyrchol, ond gallant fod viewgol neu ei olygu dan y Dylunydd Llwyfan. Yn y sefyllfa hon gallwch redeg y gorchmynion canlynol i gynhyrchu synthesis ac efelychu file setiau.

• I greu prosiect cryno, rhaid i chi redeg y sgript quartus_sh -t make_qii_design.tcl yn y cyfeiriadur cyrchfan.
• I greu prosiect efelychu, rhaid i chi redeg y sgript quartus_sh -t make_sim_design.tcl yn y cyfeiriadur cyrchfan.

Gwybodaeth Gysylltiedig
• Efelychu Example Dylunio ymlaen
• Intel Stratix 10 EMIF IP – Efelychu IP Cof
• Efelychu yn erbyn Gweithredu Caledwedd ar

Efelychu yn erbyn Gweithredu Caledwedd
Ar gyfer efelychu rhyngwyneb cof allanol, gallwch ddewis naill ai sgipio graddnodi neu raddnodi llawn ar y tab Diagnosteg yn ystod cynhyrchu IP.
Modelau Efelychu EMIF
Mae'r tabl hwn yn cymharu nodweddion y modelau calibro sgipiau a graddnodi llawn.

Tabl 2. Modelau Efelychu EMIF: Sgip Calibradu yn erbyn Calibradu Llawn

Hepgor Graddnodi	Graddnodi Llawn
Efelychiad lefel system yn canolbwyntio ar resymeg defnyddiwr.	Efelychiad rhyngwyneb cof yn canolbwyntio ar raddnodi.
Nid yw manylion y graddnodi yn cael eu dal.	Yn dal pob stages o raddnodi.
Y gallu i storio ac adalw data.	Yn cynnwys lefelu, desg fesul did, ac ati.
Yn cynrychioli effeithlonrwydd cywir.
Nid yw'n ystyried sgiw bwrdd.

Efelychu RTL yn erbyn Gweithredu Caledwedd

Mae'r tabl hwn yn amlygu gwahaniaethau allweddol rhwng efelychu EMIF a gweithredu caledwedd.

Tabl 3. Efelychu EMIF RTL yn erbyn Gweithredu Caledwedd

Efelychu RTL	Gweithredu Caledwedd
Mae cod cychwyn a graddnodi Nios® yn gweithredu ochr yn ochr.	Mae cychwyniad a chod graddnodi Nios yn gweithredu'n ddilyniannol.
Mae rhyngwynebau'n honni signal signal cal_done ar yr un pryd mewn efelychiad.	Mae gweithrediadau gosodwr yn pennu trefn y graddnodi, ac nid yw rhyngwynebau yn honni cal_done ar yr un pryd.

Dylech redeg efelychiadau RTL yn seiliedig ar batrymau traffig ar gyfer cymhwysiad eich dyluniad. Sylwch nad yw efelychiad RTL yn modelu oedi olrhain PCB a allai achosi anghysondeb mewn hwyrni rhwng efelychu RTL a gweithredu caledwedd.

Efelychu IP Rhyngwyneb Cof Allanol Gyda ModelSim

Mae'r weithdrefn hon yn dangos sut i efelychu dyluniad EMIF example.

1. Lansio meddalwedd ModelSim Mentor Graphics* a dewis File ➤ Newid Cyfeiriadur. Llywiwch i'r cyfeiriadur sim/ed_sim/mentor o fewn y cynllun a gynhyrchwyd exampffolder le.
2. Gwiriwch fod y ffenestr Trawsgrifiad yn cael ei harddangos ar waelod y sgrin. Os nad yw'r ffenestr Trawsgrifiad yn weladwy, dangoswch ef trwy glicio View ➤ Trawsgrifiad.
3. Yn y ffenestr Trawsgrifiad, rhedwch ffynhonnell msim_setup.tcl.
4. Ar ôl i'r ffynhonnell msim_setup.tcl orffen rhedeg, rhedwch ld_debug yn y ffenestr Trawsgrifiad.
5. Ar ôl i ld_debug orffen rhedeg, gwiriwch fod y ffenestr Gwrthrychau yn cael ei harddangos. Os nad yw'r ffenestr Gwrthrychau yn weladwy, dangoswch hi trwy glicio View ➤ Gwrthrychau.
6. Yn y ffenestr Gwrthrychau, dewiswch y signalau rydych chi am eu hefelychu trwy dde-glicio a dewis Ychwanegu Ton.
7. Ar ôl i chi orffen dewis y signalau ar gyfer efelychu, gweithredu run -all yn y ffenestr VTranscript. Mae'r efelychiad yn rhedeg nes iddo gael ei gwblhau.
8. Os nad yw'r efelychiad yn weladwy, cliciwch View ➤ Ton.

Gwybodaeth Gysylltiedig
Intel Stratix 10 EMIF IP - Efelychu IP Cof

Lleoliad Pin ar gyfer Intel Stratix 10 EMIF IP

Mae'r pwnc hwn yn darparu canllawiau ar gyfer gosod pin.

Drosoddview

Mae gan Intel Stratix 10 FPGAs y strwythur canlynol:

• Mae pob dyfais yn cynnwys rhwng 2 a 3 colofn I/O.
• Mae pob colofn I/O yn cynnwys hyd at 12 banc I/O.
• Mae pob banc I/O yn cynnwys 4 lôn.
• Mae pob lôn yn cynnwys 12 pin I/O (GPIO) cyffredinol.

Canllawiau Pin Cyffredinol
Mae'r pwyntiau canlynol yn darparu canllawiau pin cyffredinol:

• Sicrhewch fod y pinnau ar gyfer rhyngwyneb cof allanol penodol yn gorwedd o fewn un golofn I/O.
• Rhaid i ryngwynebau sy'n rhychwantu banciau lluosog fodloni'r gofynion canlynol:
  • Rhaid i'r cloddiau fod yn ymyl ei gilydd. I gael gwybodaeth am fanciau cyfagos, cyfeiriwch at Ganllaw Defnyddiwr IP Rhyngwynebau Cof Allanol Intel Stratix 10.
  • Rhaid i'r banc cyfeiriad a gorchymyn fyw mewn banc canolfan i leihau hwyrni. Os yw'r rhyngwyneb cof yn defnyddio eilrif o fanciau, gall y cyfeiriad a'r banc gorchymyn fod yn y naill fanc neu'r llall o'r ddau ganolfan.
• Gellir defnyddio pinnau nas defnyddiwyd fel pinnau I/O cyffredinol.
• Rhaid i'r holl gyfeiriadau a gorchmynion a'r pinnau cysylltiedig aros o fewn un banc.
• Gall pinnau cyfeiriad a gorchymyn a data rannu banc o dan yr amodau canlynol:
  • Ni all pinnau cyfeiriad a gorchymyn a data rannu lôn I/O.
  • Dim ond lôn I/O nas defnyddiwyd yn y cyfeiriad a'r banc gorchymyn y gellir ei defnyddio ar gyfer pinnau data.

Tabl 4. Cyfyngiadau Pin Cyffredinol

Math o Arwydd	Cyfyngiad
Strôb Data	Rhaid i bob signal sy'n perthyn i grŵp DQ fyw yn yr un lôn I/O.
Data	Rhaid i binnau DQ cysylltiedig fod yn yr un lôn I/O. Ar gyfer protocolau nad ydynt yn cefnogi llinellau data deugyfeiriadol, dylid grwpio signalau darllen ar wahân i signalau ysgrifennu.
Anerchiad a Gorchymyn	Rhaid i binnau Cyfeiriad a Gorchymyn fod mewn lleoliadau rhagddiffiniedig o fewn banc I/O.

Banciau Cyfagos

Er mwyn i fanciau gael eu hystyried yn gyfagos, rhaid iddynt fyw yn yr un golofn I / O, I benderfynu a yw banciau'n gyfagos, cyfeiriwch at y Banciau Modiwlaidd I / O Lleoliad a Chyfrifiadau Pin yn adran Dyfeisiau Stratix 10 sydd wedi'u lleoli yn y Stratix 10 Diben Cyffredinol I /O
Canllaw Defnyddiwr.

Wrth gyfeirio at dablau yn y Stratix 10 Canllaw Defnyddiwr Cyffredinol I/O, mae'n ddiogel tybio bod yr holl gloddiau a ddangosir yn gyfagos, oni bai bod symbol ' - ' yn bresennol; mae symbol ' - ' yn nodi nad yw'r banc wedi'i fondio allan ar gyfer y pecyn.
Aseiniadau Pin

I bennu lleoliadau ar gyfer holl binnau EMIF I/O dylech gyfeirio at y tabl pin ar gyfer eich dyfais. Wrth gyfeirio at y tabl pin, darperir y rhifau banc, mynegeion banc I/O, ac enwau pin. Gallwch ddod o hyd i'r mynegeion pin ar gyfer pinnau cyfeiriad a gorchymyn yn Nhabl Cynllun Stratix 10 sydd wedi'i leoli ar Intel FPGA websafle. Gallwch chi berfformio aseiniadau pin mewn amrywiaeth o ffyrdd. Y dull a argymhellir yw cyfyngu rhai signalau rhyngwyneb â llaw a gadael i Intel Quartus Prime Fitter drin y gweddill. Mae'r dull hwn yn cynnwys ymgynghori â'r tablau pin i ddod o hyd i sefyllfaoedd cyfreithiol ar gyfer rhai o'r pinnau rhyngwyneb a'u neilltuo trwy'r .qsf file sy'n cael ei gynhyrchu gyda dyluniad EMIF example. Ar gyfer y dull hwn o leoliad I / O, rhaid i chi gyfyngu ar y signalau canlynol:

• CK0
• Un pin DQS fesul grŵp
• Cloc cyfeirio PLL
• RZQ

Yn seiliedig ar y cyfyngiadau uchod, mae Intel Quartus Prime Fitter yn cylchdroi pinnau o fewn pob lôn yn ôl yr angen. Mae'r ffigwr a ganlyn yn dangos cynampaseiniadau pin ar gyfer rhyngwyneb DDR3 x72 gyda'r dewisiadau canlynol:

• Rhoddir y cyfeiriad a'r pin gorchymyn yn y banc 2M ac mae angen 3 lôn.
  • Mae CK0 wedi'i gyfyngu i bin 8 yn y banc 2M.
  • Mae pinnau cloc cyfeirio PLL wedi'u cyfyngu i binnau 24 a 25 yn banc 2M.
  • Mae RZQ wedi'i gyfyngu i binio 26 yn y banc 2M.
• Rhoddir data mewn banciau 2N, 2M, a 2L, ac mae angen 9 lôn.
  • Rhoddir grwpiau DQS 1-4 ym manc 2N.
  • Rhoddir grŵp DQS 0 yn y banc 2M.
  • Rhoddir grwpiau DQS 5-8 ym manc 2L.

Ffigur 5. Aseiniadau Pin Example: DDR3 x73 Rhyngwyneb

Yn y cynample, i gyfyngu CK0 i bin 8 yn y banc 2M, byddech yn ychwanegu'r llinell ganlynol at y .qsf file, yn seiliedig ar y tabl pin priodol:

Gellir cymhwyso fformat yr aseiniad pin uchod i bob pin:

Gwybodaeth Gysylltiedig

• Banciau I/O Modiwlaidd mewn Dyfeisiau Intel Stratix 10
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP ar gyfer DDR4
• Intel Stratix 10 EMIF IP ar gyfer QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP ar gyfer QDR-IV
• Intel Stratix 10 EMIF IP ar gyfer RLDRAM 3

Llunio a Rhaglennu Intel Stratix 10 EMIF Design Example

Ar ôl i chi wneud yr aseiniadau pin angenrheidiol yn y .qsf file, gallwch chi lunio'r dyluniad example yn y meddalwedd Intel Quartus Prime.

1. Llywiwch i ffolder Intel Quartus Prime sy'n cynnwys y dyluniad example cyfeiriadur.
2. Agorwch y prosiect Intel Quartus Prime file, (.qpf).
3. I ddechrau llunio, cliciwch Prosesu ➤ Dechrau Llunio. Mae cwblhau'r casgliad yn llwyddiannus yn cynhyrchu .sof file, sy'n galluogi'r dyluniad i redeg ar galedwedd.
4. I raglennu'ch dyfais gyda'r dyluniad wedi'i lunio, agorwch y rhaglennydd trwy glicio Offer ➤ Rhaglennydd.
5. Yn y rhaglennydd, cliciwch Auto Canfod i ganfod dyfeisiau a gefnogir.
6. Dewiswch ddyfais Intel Stratix 10 ac yna dewiswch Newid File.
7. Llywiwch i'r ed_synth.sof a gynhyrchwyd file a dewiswch Agored.
8. Cliciwch Start i ddechrau rhaglennu dyfais Intel Stratix 10. Pan fydd y ddyfais wedi'i rhaglennu'n llwyddiannus, dylai'r bar cynnydd ar ochr dde uchaf y ffenestr nodi 100% (Llwyddiannus).

Dadfygio'r Intel Stratix 10 EMIF Design Example
Mae Pecyn Cymorth Dadfygio EMIF ar gael i helpu i ddadfygio dyluniadau rhyngwyneb cof allanol. Mae'r pecyn cymorth yn eich galluogi i arddangos ymylon darllen ac ysgrifennu a chynhyrchu diagramau llygaid. Ar ôl i chi raglennu pecyn datblygu Intel Stratix 10, gallwch wirio ei weithrediad gan ddefnyddio Pecyn Cymorth Dadfygio EMIF.

1. I lansio Pecyn Cymorth Dadfygio EMIF, llywiwch i Offer ➤ Offer Dadfygio System ➤ Pecyn Cymorth Rhyngwyneb Cof Allanol.
2. Cliciwch Cychwyn Cysylltiadau.
3. Cliciwch Cyswllt Prosiect i ddyfais. Mae ffenestr yn ymddangos; gwirio bod y ddyfais gywir wedi'i dewis a bod y .sof cywir file yn cael ei ddewis.
4. Cliciwch Creu Cysylltiad Rhyngwyneb Cof. Derbyniwch y gosodiadau diofyn trwy glicio OK.

Mae pecyn datblygu Intel Stratix 10 bellach wedi'i sefydlu i weithredu gyda Phecyn Cymorth Dadfygio EMIF, a gallwch gynhyrchu unrhyw un o'r adroddiadau canlynol trwy glicio ddwywaith ar yr opsiwn cyfatebol:

• Ailredeg graddnodi. Yn cynhyrchu adroddiad graddnodi sy'n crynhoi'r statws graddnodi fesul grŵp DQ/DQS ynghyd â'r ymylon ar gyfer pob pin DQ/DQS.
• Gyrrwr yn Ymylu. Cynhyrchu adroddiad yn crynhoi'r ymylon darllen ac ysgrifennu fesul pin I/O. Mae hyn yn wahanol i ymyliad graddnodi oherwydd bod ymyl gyrrwr yn cael ei ddal yn ystod traffig modd defnyddiwr yn hytrach nag yn ystod graddnodi
• Cynhyrchu Llygaid Diagram. Cynhyrchu darllen ac ysgrifennu diagramau llygaid ar gyfer pob pin DQ yn seiliedig ar batrymau data graddnodi.
• Calibradu Terfynu. Yn ysgubo gwahanol werthoedd terfynu ac yn adrodd ar yr ymylon y mae pob gwerth terfynu yn eu darparu. Defnyddiwch y nodwedd hon i helpu i ddewis y terfyniad gorau posibl ar gyfer y rhyngwyneb cof.

Gwybodaeth Gysylltiedig
Intel Stratix 10 EMIF IP Debugging

Dylunio Cynample Disgrifiad ar gyfer Rhyngwynebau Cof Allanol Intel Stratix 10 FPGA IP

Pan fyddwch yn parameterize a chynhyrchu eich IP EMIF, gallwch nodi bod y system yn creu cyfeiriaduron ar gyfer efelychu a synthesis file yn gosod, ac yn cynhyrchu y file yn gosod yn awtomatig. Os dewiswch Efelychu neu Synthesis o dan Example Dylunio Files ar yr Example Designs tab, mae'r system yn creu efelychiad cyflawn file set neu synthesis cyflawn file set, yn unol â'ch dewis.

Synthesis Example Dylunio

Mae'r synthesis exampMae le design yn cynnwys y prif flociau a ddangosir yn y ffigur isod.

• Cynhyrchydd traffig, sef Avalon®-MM ex synthesizableample gyrrwr sy'n gweithredu patrwm ffug-hap o ddarllen ac ysgrifennu i nifer paramedr o gyfeiriadau. Mae'r generadur traffig hefyd yn monitro'r data a ddarllenir o'r cof i sicrhau ei fod yn cyfateb i'r data ysgrifenedig ac yn honni methiant fel arall.
• Enghraifft o'r rhyngwyneb cof, sy'n cynnwys:
  • Rheolydd cof sy'n cymedroli rhwng rhyngwyneb Avalon-MM a'r rhyngwyneb AFI.
  • Y PHY, sy'n gweithredu fel rhyngwyneb rhwng y rheolydd cof a dyfeisiau cof allanol i berfformio gweithrediadau darllen ac ysgrifennu.

Ffigur 6. Synthesis Example Dylunio

Os ydych chi'n defnyddio'r nodwedd Ping Pong PHY, mae'r synthesis exampMae dyluniad yn cynnwys dau gynhyrchydd traffig sy'n rhoi gorchmynion i ddau ddyfais cof annibynnol trwy ddau reolwr annibynnol a PHY cyffredin, fel y dangosir yn y ffigur canlynol.

Ffigur 7. Synthesis Example Dylunio ar gyfer Ping Pong PHY

Os ydych chi'n defnyddio RLDRAM 3, mae'r generadur traffig yn y synthesis exampMae le design yn cyfathrebu'n uniongyrchol â'r PHY gan ddefnyddio AFI, fel y dangosir yn y ffigur canlynol.

Ffigur 8. Synthesis Example Dylunio ar gyfer RLDRAM 3 Rhyngwynebau

Nodyn: Os yw un neu fwy o baramedrau Modd Rhannu PLL, Modd Rhannu DLL, neu Modd Rhannu OCT wedi'u gosod i unrhyw werth heblaw Dim Rhannu, mae'r synthesis exampBydd y dyluniad yn cynnwys dau enghraifft o gynhyrchydd traffig/rhyngwyneb cof. Mae'r ddau achos generadur traffig / rhyngwyneb cof yn gysylltiedig yn unig gan gysylltiadau PLL / DLL / OCT a rennir fel y'u diffinnir gan y gosodiadau paramedr. Mae enghreifftiau generadur traffig / rhyngwyneb cof yn dangos sut y gallwch chi wneud cysylltiadau o'r fath yn eich dyluniadau eich hun.
Nodyn: Llif synthesis trydydd parti fel y disgrifir yng Nghanllaw Defnyddiwr Intel Quartus Prime Standard Edition: Nid yw Synthesis Trydydd Parti yn llif â chymorth ar gyfer EMIF IP.
Gwybodaeth Gysylltiedig
Cynhyrchu'r Dyluniad EMIF Synthesizable Example ar

Efelychiad Example Dylunio
Mae'r efelychiad cynampMae le design yn cynnwys y prif flociau a ddangosir yn y ffigur canlynol.

• Enghraifft o'r synthesis exampdylunio le. Fel y disgrifiwyd yn yr adran flaenorol, mae'r synthesis exampMae dylunio yn cynnwys generadur traffig ac enghraifft o'r rhyngwyneb cof. Mae'r blociau hyn yn rhagosodedig i fodelau efelychiad haniaethol lle bo'n briodol ar gyfer efelychu cyflym.
• Model cof, sy'n gweithredu fel model generig sy'n cadw at fanylebau'r protocol cof. Yn aml, mae gwerthwyr cof yn darparu modelau efelychu ar gyfer eu cydrannau cof penodol y gallwch eu lawrlwytho o'u websafleoedd.
• Gwiriwr statws, sy'n monitro'r signalau statws o'r rhyngwyneb cof allanol IP a'r generadur traffig, i nodi cyflwr pasio neu fethu cyffredinol.

Ffigur 9. Efelychu Example Dylunio

Os ydych chi'n defnyddio'r nodwedd Ping Pong PHY, mae'r efelychiad exampMae dyluniad yn cynnwys dau gynhyrchydd traffig sy'n rhoi gorchmynion i ddau ddyfais cof annibynnol trwy ddau reolwr annibynnol a PHY cyffredin, fel y dangosir yn y ffigur canlynol.

Ffigur 10. Efelychu Example Dylunio ar gyfer Ping Pong PHY

Os ydych chi'n defnyddio RLDRAM 3, mae'r generadur traffig yn yr efelychiad exampMae le design yn cyfathrebu'n uniongyrchol â'r PHY gan ddefnyddio AFI, fel y dangosir yn y ffigur canlynol.

Ffigur 11. Efelychu Example Dylunio ar gyfer RLDRAM 3 Rhyngwynebau

Gwybodaeth Gysylltiedig
Cynhyrchu'r EMIF Design Example ar gyfer Efelychiad ar

Example Designs Rhyngwyneb Tab
Mae'r golygydd paramedr yn cynnwys Example Designs tab sy'n eich galluogi i barameterize a chynhyrchu eich cynample dyluniadau.l
Ar gael ExampAdran Dyluniadau
Mae'r tyniad i lawr Dewis dylunio yn caniatáu ichi ddewis yr ex a ddymunirampdylunio le. Ar hyn o bryd, mae EMIF Example Design yw'r unig ddewis sydd ar gael, ac fe'i dewisir yn ddiofyn.

Hanes Adolygu Dogfennau ar gyfer Rhyngwynebau Cof Allanol Intel Stratix 10 FPGA IP Design Exampgyda Canllaw Defnyddiwr

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Newidiadau
2021.03.29	21.1	• Yn y Example Dylunio Cychwyn Cyflym pennod, dileu cyfeiriadau at yr efelychydd NCSim*.
2018.09.24	18.1	• Ffigurau wedi'u diweddaru yn y Cynhyrchu'r Dyluniad EMIF Synthesizable Example a Cynhyrchu'r EMIF Design Example ar gyfer Efelychiad pynciau.
2018.05.07	18.0	• Newid teitl y ddogfen o Intel Stratix 10 Rhyngwynebau Cof Allanol Dylunio IP Exampgyda Canllaw Defnyddiwr i Rhyngwynebau Cof Allanol Intel Stratix 10 FPGA IP Design Exampgyda Canllaw Defnyddiwr. • Pwyntiau bwled wedi'u cywiro i mewn Drosoddview adran o'r Lleoliad Pin ar gyfer Intel Stratix 10 EMIF IP pwnc.

Dyddiad	Fersiwn	Newidiadau
Tachwedd 2017	2017.11.06	Rhyddhad cychwynnol.

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

Dogfennau / Adnoddau

Intel Rhyngwynebau Cof Allanol Intel Stratix 10 FPGA IP Design Example [pdfCanllaw Defnyddiwr Rhyngwynebau Cof Allanol Intel Stratix 10 FPGA IP Design Example, Allanol, Rhyngwynebau Cof Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP Design Example

Cyfeiriadau

• Llawlyfr Defnyddiwr