External Memory Interfaces Intel Stratix 10 FPGA IP Design Example

Disenyo Exampang Quick Start Guide para sa External Memory Interfaces Intel® Stratix® 10 FPGA IP

Usa ka bag-ong interface ug mas automated nga disenyo exampAng dagan magamit alang sa Intel® Stratix® 10 external memory interface. Ang ExampAng tab nga Mga Disenyo sa editor sa parameter nagtugot kanimo sa pagtino sa paghimo sa synthesis ug simulation file mga set nga imong magamit sa pag-validate sa imong EMIF IP. Maka-generate ka ug exampespesipikong disenyo alang sa usa ka Intel FPGA development kit, o alang sa bisan unsang EMIF IP nga imong namugna.

Hulagway 1. Kinatibuk-ang Disenyo Example Mga Daloy sa Trabaho

Figure 2. Paghimo og EMIF Example Disenyo Uban sa Intel Stratix 10 Development Kit

Paghimo og Proyekto sa EMIF

Para sa Intel Quartus® Prime software nga bersyon 17.1 ug sa ulahi, kinahanglang maghimo ka ug Intel Quartus Prime nga proyekto sa dili pa mohimo sa EMIF IP ug disenyo example.

1. Ilunsad ang Intel Quartus Prime software ug pilia File ➤ Bag-ong Project Wizard. I-klik ang Sunod.
2. Tinoa ang usa ka direktoryo ug nme alang sa proyekto nga gusto nimong buhaton. I-klik ang Sunod.
3. Tinoa nga ang Empty Project gipili. I-klik ang Sunod duha ka beses.
4. Ubos sa Filter sa Ngalan, i-type ang numero sa bahin sa aparato.
5. Ubos sa Magamit nga mga aparato, pilia ang angay nga aparato.
6. I-klik ang Tapos.

Paghimo ug Pag-configure sa EMIF IP

Ang mosunud nga mga lakang nag-ilustrar kung giunsa paghimo ug pag-configure ang EMIF IP. Kini nga walkthrough nagmugna og DDR4 interface, apan ang mga lakang susama sa ubang mga protocol.

1. Sa bintana sa IP Catalog, pilia ang Intel Stratix 10 External Memory Interfaces. (Kung dili makita ang window sa IP Catalog, pilia View ➤ Utility Windows ➤ IP Catalog.)
2. Sa IP Parameter Editor, paghatag ug entity name para sa EMIF IP (ang ngalan nga imong gihatag dinhi nahimong file ngalan alang sa IP) ug itakda ang usa ka direktoryo. I-klik ang Paghimo.
3. Ang editor sa parameter adunay daghang mga tab diin kinahanglan nimo nga i-configure ang mga parameter aron ipakita ang imong pagpatuman sa EMIF:

Intel Stratix 10 EMIF Parameter Editor Guidelines

Talaan 1. EMIF Parameter Editor Guidelines

Tab sa Parameter Editor	Mga giya
Heneral	Siguroha nga ang mosunod nga mga parameter gisulod sa husto: • Ang gikusgon nga grado alang sa device. • Ang memory clock frequency. • Ang PLL reference clock frequency.
Memorya	• Tan-awa ang data sheet para sa imong memory device aron masulod ang mga parameter sa Memorya tab. • Kinahanglan ka usab nga mosulod sa usa ka piho nga lokasyon alang sa ALERT# pin. (Magamit lamang sa DDR4 memory protocol.)
Si Mem I/O	• Para sa inisyal nga imbestigasyon sa proyekto, mahimo nimong gamiton ang default settings sa Mem I/O tab. • Alang sa abante nga pag-validate sa disenyo, kinahanglan nimo nga ipahigayon ang board simulation aron makuha ang labing maayo nga mga setting sa pagtapos.
FPGA I/O	• Para sa inisyal nga imbestigasyon sa proyekto, mahimo nimong gamiton ang default settings sa FPGA I/O tab. • Alang sa abante nga pag-validate sa disenyo, kinahanglan nimo nga ipahigayon ang board simulation nga adunay kaubang mga modelo sa IBIS aron mapili ang angay nga mga sumbanan sa I/O.
Mem Timing	• Para sa inisyal nga imbestigasyon sa proyekto, mahimo nimong gamiton ang default settings sa Mem Timing tab. • Alang sa abante nga pag-validate sa disenyo, kinahanglan nimong isulod ang mga parameter sumala sa data sheet sa imong memory device.
Board	• Para sa inisyal nga imbestigasyon sa proyekto, mahimo nimong gamiton ang default settings sa Board tab. • Alang sa advanced nga pag-validate sa disenyo ug tukma nga pagsira sa timing, kinahanglan nimo nga ipahigayon ang board simulation aron makuha ang tukma nga intersymbol interference (ISI)/ crosstalk ug board ug package skew nga impormasyon, ug isulod kini sa Board tab.
Controller	Ibutang ang mga parameter sa controller sumala sa gusto nga configuration ug kinaiya alang sa imong memory controller.
Mga diagnostic	Mahimo nimong gamiton ang mga parameter sa Mga diagnostic tab aron makatabang sa pagsulay ug pag-debug sa imong interface sa memorya.
ExampMga Disenyo	Ang ExampMga Disenyo tab nagtugot kaninyo sa paghimo sa disenyo examples para sa synthesis ug para sa simulation. Ang namugna nga disenyo exampAng le usa ka kompleto nga sistema sa EMIF nga gilangkuban sa EMIF IP ug usa ka drayber nga nagpatunghag random nga trapiko aron ma-validate ang interface sa memorya.

Alang sa detalyadong impormasyon sa tagsa-tagsa nga mga parameter, tan-awa ang tukma nga kapitulo alang sa imong memory protocol sa Intel Stratix 10 External Memory Interfaces IP User Guide.

Pagmugna sa Synthesizable EMIF Design Example

Para sa Intel Stratix 10 development kit, igo na nga ibilin ang kadaghanan sa Intel Stratix 10 EMIF IP settings sa ilang default values. Aron makamugna ang synthesable nga disenyo example, sunda kini nga mga lakang:

1. Diha sa Diagnostics nga tab, i-enable ang EMIF Debug Toolkit/On-Chip Debug Port ug In-System-Sources-and-Probes aron makahatag og access sa mga available nga debugging features.
2. Sa Example Designs tab, siguroha nga ang Synthesis box gisusi.
3. I-configure ang EMIF IP ug i-klik Generate Example Design sa ibabaw nga tuo nga suok sa bintana.
4. Ipiho ang usa ka direktoryo alang sa EMIF nga disenyo example ug i-klik OK. Malampuson nga henerasyon sa EMIF nga disenyo example naghimo sa mosunod filegibutang sa ilawom sa usa ka direktoryo sa qii.

Figure 3. Namugna nga Synthesizable Design Example File Istruktura

Mubo nga sulat: Kung dili nimo pilion ang Simulation o Synthesis checkbox, ang destinasyon nga direktoryo maglangkob sa disenyo sa Platform Designer files, nga dili compilable sa Intel Quartus Prime software direkta, apan mahimo viewed o gi-edit ubos sa Platform Designer. Niini nga sitwasyon mahimo nimong ipadagan ang mosunod nga mga sugo aron makamugna og synthesis ug simulation file mga set.

• Aron makahimo og usa ka compilable nga proyekto, kinahanglan nimong ipadagan ang quartus_sh -t make_qii_design.tcl script sa destinasyon nga direktoryo.
• Aron makahimo og simulation project, kinahanglan nimong ipadagan ang quartus_sh -t make_sim_design.tcl script sa destinasyon nga direktoryo.

May Kalabutan nga Impormasyon

• Sintesis ExampAng Disenyo sa panid 19
• Intel Stratix 10 EMIF IP Parameter Deskripsyon para sa DDR3
• Intel Stratix 10 EMIF IP Parameter Deskripsyon para sa DDR4
• Intel Stratix 10 EMIF IP Parameter Deskripsyon para sa QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP Parameter Deskripsyon para sa QDR-IV
• Intel Stratix 10 EMIF IP Parameter Deskripsyon para sa RLDRAM 3

Pagmugna sa EMIF Design Example para sa Simulation
Para sa Intel Stratix 10 development kit, igo na nga ibilin ang kadaghanan sa Intel Stratix 10 EMIF IP settings sa ilang default values. Aron makamugna ang disenyo example para sa
simulation, sunda kini nga mga lakang:

1. Sa Diagnostics nga tab, makapili ka tali sa duha ka mode sa pag-calibrate: Laktawan ang Calibration ug Full Calibration. (Alang sa mga detalye niini nga mga paagi, tan-awa ang Simulation Versus Hardware Implementation, sa ulahi niini nga kapitulo.) Aron makunhuran ang panahon sa simulation, pilia ang Abstract PHY para sa paspas nga simulation.
2. Sa Example Designs tab, siguroha nga ang Simulation box gisusi. Pilia usab ang gikinahanglan nga Simulation HDL format, bisan Verilog o VHDL.
3. I-configure ang EMIF IP ug i-klik Generate Example Design sa ibabaw nga tuo nga suok sa bintana.
4. Ipiho ang usa ka direktoryo alang sa EMIF nga disenyo example ug i-klik OK.

Malampuson nga henerasyon sa EMIF nga disenyo example nagmugna og daghang file nagtakda alang sa lainlaing gisuportahan nga mga simulator, ubos sa usa ka direktoryo sa sim/ed_sim.

Figure 4. Namugna nga Simulation Design Example File Istruktura

Mubo nga sulat: Kung dili nimo pilion ang checkbox nga Simulation o Synthesis, ang direktoryo sa destinasyon adunay sulud nga disenyo sa Platform Designer files, nga dili compilable sa Intel Quartus Prime software direkta, apan mahimo viewed o gi-edit ubos sa Platform Designer. Niini nga sitwasyon mahimo nimong ipadagan ang mosunod nga mga sugo aron makamugna og synthesis ug simulation file mga set.

• Aron makahimo og usa ka compilable nga proyekto, kinahanglan nimong ipadagan ang quartus_sh -t make_qii_design.tcl script sa destinasyon nga direktoryo.
• Aron makahimo og simulation project, kinahanglan nimong ipadagan ang quartus_sh -t make_sim_design.tcl script sa destinasyon nga direktoryo.

May Kalabutan nga Impormasyon
• Simulation Example Disenyo sa
• Intel Stratix 10 EMIF IP – Pag-simulate sa Memory IP
• Simulation Versus Hardware Implementation sa

Simulation Versus Hardware Implementation
Para sa external memory interface simulation, mahimo nimong pilion ang paglaktaw sa calibration o full calibration sa Diagnostics tab atol sa IP generation.
Mga Modelo sa Simulation sa EMIF
Kini nga lamesa nagtandi sa mga kinaiya sa skip calibration ug full calibration nga mga modelo.

Talaan 2. EMIF Simulation Models: Laktawan ang Calibration versus Full Calibration

Laktawan ang Calibration	Bug-os nga Calibration
Sistema nga lebel nga simulation nga nagpunting sa lohika sa gumagamit.	Memory interface simulation nga nagpunting sa pagkakalibrate.
Ang mga detalye sa pagkakalibrate wala makuha.	Gikuha ang tanang stages sa pag-calibrate.
Adunay abilidad sa pagtipig ug pagkuha sa datos.	Naglakip sa pag-leveling, per-bit deskew, ug uban pa.
Nagrepresentar sa tukma nga kahusayan.
Wala gikonsiderar ang board skew.

RTL Simulation Versus Hardware Implementation

Kini nga lamesa nagpasiugda sa mahinungdanong mga kalainan tali sa EMIF simulation ug hardware nga pagpatuman.

Talaan 3. EMIF RTL Simulation Versus Hardware Implementation

RTL Simulation	Pagpatuman sa Hardware
Ang Nios® initialization ug calibration code ipatuman sa parallel.	Nios initialization ug calibration code execute sequentially.
Ang mga interface nagpahayag sa cal_done signal signal dungan sa simulation.	Ang mga operasyon sa fitter nagtino sa han-ay sa pag-calibrate, ug ang mga interface dili dungan nga ipahayag ang cal_done.

Kinahanglan nimong ipadagan ang mga simulation sa RTL base sa mga pattern sa trapiko alang sa aplikasyon sa imong disenyo. Timan-i nga ang RTL simulation wala mag-modelo sa PCB trace delays nga mahimong hinungdan sa kalainan sa latency tali sa RTL simulation ug hardware nga pagpatuman.

Pag-simulate sa External Memory Interface IP Uban sa ModelSim

Kini nga pamaagi nagpakita kung giunsa ang pag-simulate sa EMIF nga disenyo example.

1. Ilunsad ang Mentor Graphics* ModelSim software ug pilia File ➤ Usba ang Direktoryo. Pag-navigate sa direktoryo sa sim / ed_sim / mentor sa sulod sa nahimo nga disenyo exampang folder.
2. Tinoa nga ang Transcript window gipakita sa ubos sa screen. Kung ang Transcript window dili makita, ipakita kini pinaagi sa pag-klik View ➤ Transcript.
3. Sa Transcript window, padagana ang tinubdan msim_setup.tcl.
4. Human mahuman ang tinubdan nga msim_setup.tcl, padagana ang ld_debug sa Transcript window.
5. Pagkahuman sa pagdagan sa ld_debug, pamatud-i nga gipakita ang bintana sa Mga butang. Kung dili makita ang bintana sa Mga butang, ipakita kini pinaagi sa pag-klik View ➤ Mga butang.
6. Sa Objects window, pilia ang mga signal nga gusto nimong i-simulate pinaagi sa pag-right click ug pagpili sa Add Wave.
7. Human nimo mahuman ang pagpili sa mga signal alang sa simulation, ipatuman ang run -all sa VTranscript window. Ang simulation modagan hangtod mahuman.
8. Kung ang simulation dili makita, i-klik View ➤ Balod.

May Kalabutan nga Impormasyon
Intel Stratix 10 EMIF IP - Pag-simulate sa Memory IP

Pin Placement para sa Intel Stratix 10 EMIF IP

Kini nga hilisgutan naghatag ug mga giya alang sa pagbutang og pin.

Tapos naview

Ang Intel Stratix 10 FPGAs adunay mosunod nga istruktura:

• Ang matag aparato adunay taliwala sa 2 ug 3 nga mga kolum sa I/O.
• Ang matag I/O column adunay hangtod sa 12 I/O nga mga bangko.
• Ang matag I/O bank adunay 4 ka lane.
• Ang matag lane adunay 12 ka general-purpose I/O (GPIO) pins.

Kinatibuk-ang mga Giya sa Pin
Ang mosunod nga mga punto naghatag ug kinatibuk-ang giya sa pin:

• Siguroha nga ang mga pin alang sa gihatag nga external memory interface anaa sa sulod sa usa ka I/O column.
• Ang mga interface nga nagsangkad sa daghang mga bangko kinahanglan nga matuman ang mga musunud nga kinahanglanon:
  • Ang mga bangko kinahanglan nga kasikbit sa usag usa. Para sa impormasyon sa kasikbit nga mga bangko, tan-awa ang Intel Stratix 10 External Memory Interfaces IP User Guide.
  • Ang adres ug command bank kinahanglang magpuyo sa sentrong bangko aron mamenosan ang latency. Kung ang interface sa memorya naggamit ug parehas nga gidaghanon sa mga bangko, ang adres ug command bank mahimong magpuyo sa bisan hain sa duha nga sentro nga mga bangko.
• Ang wala magamit nga mga lagdok mahimong gamiton ingon nga kinatibuk-ang katuyoan nga I/O nga mga pin.
• Ang tanan nga adres ug command ug kaubang mga pin kinahanglan magpuyo sulod sa usa ka bangko.
• Ang address ug command ug data pins mahimong magpaambit sa usa ka bangko ubos sa mosunod nga mga kondisyon:
  • Ang address ug command ug data pins dili makapaambit ug I/O lane.
  • Usa ra ka wala magamit nga I/O lane sa adres ug command bank ang mahimong magamit alang sa mga data pin.

Talaan 4. Kinatibuk-ang Pin Constraints

Type sa Signal	Pagpugong
Data Strobe	Ang tanan nga mga signal nga nahisakop sa usa ka grupo sa DQ kinahanglan magpuyo sa parehas nga linya sa I/O.
Data	Ang mga may kalabutan nga DQ pin kinahanglan nga magpuyo sa parehas nga I/O lane. Para sa mga protocol nga dili mosuporta sa bidirectional nga mga linya sa datos, ang mga signal sa pagbasa kinahanglang igrupo nga bulag gikan sa mga signal sa pagsulat.
Address ug Command	Ang address ug Command pins kinahanglan nga magpuyo sa gitakda nang daan nga mga lokasyon sulod sa usa ka I/O nga bangko.

Kasikbit nga mga Bangko

Alang sa mga bangko nga giisip nga kasikbit, sila kinahanglan nga magpuyo sa parehas nga kolum sa I / O, Aron mahibal-an kung ang mga bangko kasikbit, tan-awa ang Modular I / O nga mga bangko nga Lokasyon ug Pin Counts sa Stratix 10 Devices nga seksyon nga nahimutang sa Stratix 10 General Purpose I /O
Giya sa Gumagamit.

Kung maghisgot sa mga lamesa sa Stratix 10 Kinatibuk-ang Katuyoan sa I/O nga Giya sa Gumagamit, luwas nga hunahunaon nga ang tanan nga mga bangko nga gipakita kay kasikbit, gawas kung adunay simbolo nga '– '; Ang usa ka simbolo nga '–' nagpaila nga ang bangko wala ma-bonding para sa package.
Mga Asaynment sa Pin

Aron mahibal-an ang mga lokasyon alang sa tanan nga mga EMIF I/O nga mga pin kinahanglan nimo nga i-refer ang lamesa sa pin alang sa imong aparato. Kung maghisgot sa lamesa sa pin, ang mga numero sa bangko, mga indeks sa bangko sa I/O, ug mga ngalan sa pin gihatag. Makita nimo ang mga indeks sa pin alang sa address ug command pin sa Stratix 10 Scheme Table nga nahimutang sa Intel FPGA website. Mahimo nimong buhaton ang mga buluhaton sa pin sa lainlaing mga paagi. Ang girekomendar nga pamaagi mao ang manwal nga pagpugong sa pipila ka mga signal sa interface ug tugoti ang Intel Quartus Prime Fitter nga magdumala sa uban. Kini nga pamaagi naglangkob sa pagkonsulta sa pin tables aron sa pagpangita sa legal nga mga posisyon alang sa pipila sa mga interface pin ug pag-assign niini pinaagi sa .qsf file nga namugna uban sa EMIF design example. Alang sa kini nga pamaagi sa pagbutang sa I/O, kinahanglan nimong pugngan ang mosunod nga mga signal:

• CK0
• Usa ka DQS pin matag grupo
• PLL reference nga orasan
• RZQ

Base sa mga limitasyon sa ibabaw, ang Intel Quartus Prime Fitter nagtuyok sa mga pin sulod sa matag lane kung gikinahanglan. Ang mosunod nga hulagway naghulagway sa usa ka example sa mga assignment sa pin alang sa usa ka interface sa DDR3 x72 uban sa mosunod nga mga pagpili:

• Ang adres ug command pin gibutang sa bangko nga 2M ug nagkinahanglan ug 3 ka lane.
  • Ang CK0 gipugngan sa pin 8 sa bangko nga 2M.
  • Ang PLL reference clock pins gipugngan sa mga pin 24 ug 25 sa bank 2M.
  • Ang RZQ gipugngan sa pin 26 sa bangko nga 2M.
• Ang datos gibutang sa mga bangko nga 2N, 2M, ug 2L, ug nagkinahanglan og 9 ka lane.
  • Ang mga grupo sa DQS 1-4 gibutang sa bangko 2N.
  • Ang grupo sa DQS 0 gibutang sa bangko nga 2M.
  • Ang mga grupo sa DQS 5-8 gibutang sa bangko nga 2L.

Hulagway 5. Pin Assignments Example: DDR3 x73 Interface

Niining example, aron mapugngan ang CK0 sa pin 8 sa bangko 2M, imong idugang ang mosunod nga linya sa .qsf file, base sa angay nga pin table:

Ang pormat sa assignment sa pin sa ibabaw mahimong magamit sa tanang mga pin:

May Kalabutan nga Impormasyon

• Modular I/O Banks sa Intel Stratix 10 Devices
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP alang sa DDR4
• Intel Stratix 10 EMIF IP para sa QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP alang sa QDR-IV
• Intel Stratix 10 EMIF IP alang sa RLDRAM 3

Pag-compile ug Pagprograma sa Intel Stratix 10 EMIF Design Example

Human nimo mahimo ang gikinahanglan nga mga buluhaton sa pin sa .qsf file, mahimo nimong i-compile ang disenyo example sa Intel Quartus Prime software.

1. Pagdala ngadto sa Intel Quartus Prime folder nga adunay sulod nga disenyo exampang direktoryo.
2. Ablihi ang Intel Quartus Prime nga proyekto file, (.qpf).
3. Aron masugdan ang pag-compile, i-klik ang Processing ➤ Start Compilation. Ang malampuson nga pagkompleto sa compilation makamugna og .sof file, nga makapahimo sa disenyo sa pagdagan sa hardware.
4. Aron maprograma ang imong device sa gihugpong nga disenyo, ablihi ang programmer pinaagi sa pag-klik sa Tools ➤ Programmer.
5. Sa programmer, i-klik ang Auto Detect aron makit-an ang gisuportahan nga mga aparato.
6. Pilia ang Intel Stratix 10 device ug dayon pilia ang Change File.
7. Pagdala ngadto sa namugna nga ed_synth.sof file ug pilia ang Open.
8. I-klik ang Start aron masugdan ang pagprograma sa Intel Stratix 10 device. Kung malampuson nga naprograma ang aparato, ang progress bar sa taas nga tuo sa bintana kinahanglan magpakita sa 100% (Malamposon).

Pag-debug sa Intel Stratix 10 EMIF Design Example
Anaa ang EMIF Debug Toolkit aron makatabang sa pag-debug sa mga disenyo sa interface sa external memory. Ang toolkit nagtugot kanimo sa pagpakita sa pagbasa ug pagsulat sa mga margin ug paghimo og mga diagram sa mata. Human nimo maprograma ang Intel Stratix 10 development kit, mahimo nimong pamatud-an ang operasyon niini gamit ang EMIF Debug Toolkit.

1. Aron ilunsad ang EMIF Debug Toolkit, navigate sa Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. I-klik ang Initialize Connections.
3. I-klik ang Link Project sa device. Usa ka bintana ang makita; pamatud-i nga ang husto nga himan gipili ug nga ang husto nga .sof file gipili.
4. I-klik ang Paghimo og Memory Interface Connection. Dawata ang mga default setting pinaagi sa pag-klik OK.

Ang Intel Stratix 10 development kit gi-set up na aron magamit sa EMIF Debug Toolkit, ug makamugna ka og bisan unsa sa mosunod nga mga taho pinaagi sa pagdoble sa pag-klik sa katugbang nga opsyon:

• Pag-usab sa pag-calibrate. Naghimo usa ka taho sa pagkakalibrate nga nagsumaryo sa kahimtang sa pagkakalibrate matag grupo sa DQ / DQS kauban ang mga margin alang sa matag pin sa DQ / DQS.
• Driver Margining. Naghimo ug report nga nagsumaryo sa pagbasa ug pagsulat sa mga margin kada I/O pin. Kini lahi sa calibration margining tungod kay ang driver margining nakuha sa panahon sa user mode traffic kaysa sa panahon sa calibration
• Paghimo Diagram sa Mata. Naghimo og pagbasa ug pagsulat sa mga diagram sa mata alang sa matag DQ pin base sa mga pattern sa data sa pagkakalibrate.
• Pag-calibrate sa Pagtapos. Nag-sweep sa lainlaing mga kantidad sa pagtapos ug nagreport sa mga margin nga gihatag sa matag kantidad sa pagtapos. Gamita kini nga bahin aron makatabang sa pagpili sa labing maayo nga pagtapos alang sa interface sa memorya.

May Kalabutan nga Impormasyon
Intel Stratix 10 EMIF IP Debugging

Disenyo Example Deskripsyon alang sa External Memory Interfaces Intel Stratix 10 FPGA IP

Kung imong gi-parameter ug gimugna ang imong EMIF IP, mahimo nimong mahibal-an nga ang sistema maghimo mga direktoryo alang sa simulation ug synthesis file set, ug paghimo sa file awtomatikong nagtakda. Kung imong pilion ang Simulation o Synthesis ubos sa Example Disenyo Files sa Example Designs tab, ang sistema nagmugna og kompleto nga simulation file set o usa ka kompleto nga synthesis file set, sumala sa imong gipili.

Sintesis Example Disenyo

Ang synthesis exampAng disenyo naglangkob sa dagkong mga bloke nga gipakita sa hulagway sa ubos.

• Usa ka generator sa trapiko, nga usa ka synthesizable Avalon®-MM exampAng drayber nga nagpatuman sa usa ka pseudo-random pattern sa pagbasa ug pagsulat sa usa ka parameterized nga gidaghanon sa mga adres. Ang traffic generator usab nag-monitor sa datos nga gibasa gikan sa memorya aron masiguro nga kini mohaum sa sinulat nga datos ug nagpahayag sa usa ka kapakyasan kon dili.
• Usa ka pananglitan sa interface sa memorya, nga naglakip sa:
  • Usa ka memory controller nga nag-moderate tali sa Avalon-MM interface ug sa AFI interface.
  • Ang PHY, nga nagsilbi nga interface tali sa memory controller ug external memory device aron mahimo ang mga operasyon sa pagbasa ug pagsulat.

Hulagway 6. Synthesis Example Disenyo

Kung ikaw naggamit sa Ping Pong PHY nga bahin, ang synthesis exampAng disenyo naglakip sa duha ka traffic generators nga nag-isyu og mga command ngadto sa duha ka independente nga memory device pinaagi sa duha ka independent controllers ug usa ka komon nga PHY, sama sa gipakita sa mosunod nga numero.

Hulagway 7. Synthesis Example Disenyo para sa Ping Pong PHY

Kung ikaw naggamit RLDRAM 3, ang traffic generator sa synthesis exampAng disenyo direktang nakigkomunikar sa PHY gamit ang AFI, sama sa gipakita sa mosunod nga numero.

Hulagway 8. Synthesis Example Disenyo alang sa RLDRAM 3 Interfaces

Mubo nga sulat: Kung ang usa o daghan pa sa PLL Sharing Mode, DLL Sharing Mode, o OCT Sharing Mode nga mga parameter gitakda sa bisan unsang bili gawas sa No Sharing, ang synthesis exampAng disenyo maglangkob ug duha ka traffic generator/memory interface nga mga higayon. Ang duha ka traffic generator/memory interface nga mga instance nalangkit lamang sa shared PLL/DLL/OCT connections nga gipasabot sa parameter settings. Ang traffic generator/memory interface nga mga instance nagpakita kon unsaon nimo paghimo ang maong mga koneksyon sa imong kaugalingong mga disenyo.
Mubo nga sulat: Third-party synthesis flow sama sa gihulagway sa Intel Quartus Prime Standard Edition User Guide: Ang Third-party Synthesis dili suportadong dagan para sa EMIF IP.
May Kalabutan nga Impormasyon
Pagmugna sa Synthesizable EMIF Design Example on

Simulation Example Disenyo
Ang simulation exampAng disenyo naglangkob sa dagkong mga bloke nga gipakita sa mosunod nga numero.

• Usa ka pananglitan sa synthesis exampang disenyo. Sama sa gihulagway sa miaging seksyon, ang synthesis exampAng disenyo naglangkob sa usa ka generator sa trapiko ug usa ka pananglitan sa interface sa memorya. Kini nga mga bloke default sa abstract simulation nga mga modelo kung angay alang sa paspas nga simulation.
• Usa ka modelo sa memorya, nga naglihok isip usa ka generic nga modelo nga nagsunod sa mga detalye sa memory protocol. Kasagaran, ang mga tigbaligya sa panumduman naghatag mga modelo sa simulation alang sa ilang piho nga mga sangkap sa panumduman nga mahimo nimong i-download gikan sa ilang webmga site.
• Usa ka status checker, nga nag-monitor sa mga signal sa status gikan sa external memory interface IP ug ang traffic generator, aron magsenyas sa kinatibuk-ang pass o fail nga kondisyon.

Hulagway 9. Simulation Example Disenyo

Kung ikaw naggamit sa Ping Pong PHY nga bahin, ang simulation exampAng disenyo naglakip sa duha ka traffic generators nga nag-isyu og mga command ngadto sa duha ka independente nga memory device pinaagi sa duha ka independent controllers ug usa ka komon nga PHY, sama sa gipakita sa mosunod nga numero.

Hulagway 10. Simulation Example Disenyo para sa Ping Pong PHY

Kung ikaw naggamit RLDRAM 3, ang traffic generator sa simulation exampAng disenyo direktang nakigkomunikar sa PHY gamit ang AFI, sama sa gipakita sa mosunod nga numero.

Hulagway 11. Simulation Example Disenyo alang sa RLDRAM 3 Interfaces

May Kalabutan nga Impormasyon
Pagmugna sa EMIF Design Example para sa Simulation sa

Example Tab sa Interface sa Disenyo
Ang editor sa parameter naglakip sa Example Designs tab nga nagtugot kanimo sa pag-parameter ug pagmugna sa imong example mga disenyo.l
Anaa Example Seksyon sa Disenyo
Ang Select design pulldown nagtugot kanimo sa pagpili sa gusto nga exampang disenyo. Sa pagkakaron, ang EMIF Example Design mao lamang ang magamit nga kapilian, ug gipili pinaagi sa default.

Kasaysayan sa Pagbag-o sa Dokumento alang sa External Memory Interfaces Intel Stratix 10 FPGA IP Design Example Giya sa Gumagamit

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Mga kausaban
2021.03.29	21.1	• Sa Example Design Dali nga Pagsugod kapitulo, gitangtang ang mga pakisayran sa NCSim* simulator.
2018.09.24	18.1	• Gi-update nga mga numero sa Pagmugna sa Synthesizable EMIF Design Example ug Pagmugna sa EMIF Design Example para sa Simulation mga hilisgutan.
2018.05.07	18.0	• Giusab ang titulo sa dokumento gikan sa Intel Stratix 10 External Memory Interfaces IP Design Example Giya sa Gumagamit sa External Memory Interfaces Intel Stratix 10 FPGA IP Design Example Giya sa Gumagamit. • Gitul-id ang mga bullet point sa Tapos naview seksyon sa Pin Placement para sa Intel Stratix 10 EMIF IP hilisgutan.

Petsa	Bersyon	Mga kausaban
Nobyembre 2017	2017.11.06	Inisyal nga pagpagawas.

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

Mga Dokumento / Mga Kapanguhaan

Intel External Memory Interfaces Intel Stratix 10 FPGA IP Design Example [pdf] Giya sa Gumagamit External Memory Interfaces Intel Stratix 10 FPGA IP Design Example, External, Memory Interfaces Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP Design Example

Mga pakisayran

• Manwal sa Gumagamit