Interfejsi eksterne memorije Intel Stratix 10 FPGA IP dizajn Example

Design Example Vodič za brzi početak za interfejse eksterne memorije Intel® Stratix® 10 FPGA IP

Novi interfejs i automatizovaniji dizajn nprample flow je dostupan za Intel® Stratix® 10 spoljne memorijske interfejse. ExampLe Designs tab u uređivaču parametara omogućava vam da odredite kreiranje sinteze i simulacije file setove koje možete koristiti da potvrdite svoju EMIF IP adresu. Možete generirati exampdizajnirajte posebno za Intel FPGA razvojni komplet ili za bilo koji EMIF IP koji generišete.

Slika 1. Generalni dizajn prample Workflows

Slika 2. Generisanje EMIF prample Dizajn sa Intel Stratix 10 razvojnim kompletom

Kreiranje EMIF projekta

Za verziju softvera Intel Quartus® Prime 17.1 i novije, morate kreirati Intel Quartus Prime projekat prije generiranja EMIF IP-a i dizajna example.

1. Pokrenite softver Intel Quartus Prime i odaberite File ➤ Čarobnjak za novi projekat. Kliknite na Next.
2. Navedite direktorij i nme za projekat koji želite kreirati. Kliknite na Next.
3. Provjerite je li odabran Empty Project. Dva puta kliknite na Next.
4. U Filter imena upišite broj dijela uređaja.
5. U okviru Dostupni uređaji izaberite odgovarajući uređaj.
6. Kliknite na Završi.

Generisanje i konfigurisanje EMIF IP-a

Sljedeći koraci ilustriraju kako generirati i konfigurirati EMIF IP. Ovaj vodič kreira DDR4 interfejs, ali koraci su slični za druge protokole.

1. U prozoru IP Catalog izaberite Intel Stratix 10 External Memory Interfaces. (Ako prozor IP Katalog nije vidljiv, odaberite View ➤ Uslužni Windows ➤ IP katalog.)
2. U uređivaču IP parametara navedite naziv entiteta za EMIF IP (ime koje navedete ovdje postaje file ime za IP) i navedite direktorij. Kliknite na Kreiraj.
3. Uređivač parametara ima više kartica na kojima morate konfigurirati parametre da odražavaju vašu EMIF implementaciju:

Intel Stratix 10 EMIF Smjernice za uređivač parametara

Tabela 1. Smjernice za uređivač parametara EMIF

Kartica Editor parametara	Smjernice
Generale	Uvjerite se da su sljedeći parametri ispravno uneseni: • Stepen brzine za uređaj. • Frekvencija memorijskog sata. • Frekvencija PLL referentnog takta.
Memorija	• Pogledajte tehnički list za vaš memorijski uređaj da unesete parametre na Memorija tab. • Trebalo bi da unesete i određenu lokaciju za pin ALERT#. (Odnosi se samo na DDR4 memorijski protokol.)
Mem I/O	• Za početna istraživanja projekta, možete koristiti zadane postavke na Mem I/O tab. • Za naprednu validaciju dizajna, trebalo bi da izvršite simulaciju ploče da biste dobili optimalne postavke završetka.
FPGA I/O	• Za početna istraživanja projekta, možete koristiti zadane postavke na FPGA I/O tab. • Za naprednu validaciju dizajna, trebalo bi da izvršite simulaciju ploče sa povezanim IBIS modelima da odaberete odgovarajuće I/O standarde.
Mem Timing	• Za početna istraživanja projekta, možete koristiti zadane postavke na Mem Timing tab. • Za naprednu validaciju dizajna, trebalo bi da unesete parametre u skladu sa podacima vašeg memorijskog uređaja.
Board	• Za početna istraživanja projekta, možete koristiti zadane postavke na Board tab. • Za naprednu validaciju dizajna i tačno vreme zatvaranja, trebalo bi da izvršite simulaciju ploče da biste dobili precizne informacije o intersimbolnoj interferenciji (ISI)/preslušavanju i iskrivljenosti ploče i paketa i unesite ih na Board tab.
Kontroler	Postavite parametre kontrolera prema željenoj konfiguraciji i ponašanju vašeg memorijskog kontrolera.
Dijagnostika	Možete koristiti parametre na Dijagnostika tab za pomoć u testiranju i otklanjanju grešaka u vašem memorijskom interfejsu.
Example Designs	The Example Designs kartica vam omogućava generiranje dizajna npramples za sintezu i za simulaciju. Generisani dizajn prample je kompletan EMIF sistem koji se sastoji od EMIF IP-a i drajvera koji generiše nasumični saobraćaj za validaciju memorijskog interfejsa.

Za detaljne informacije o pojedinačnim parametrima, pogledajte odgovarajuće poglavlje za vaš memorijski protokol u Intel Stratix 10 IP korisničkom vodiču za interfejse eksterne memorije.

Generisanje sintetizirajućeg EMIF dizajna Example

Za Intel Stratix 10 razvojni komplet, dovoljno je ostaviti većinu Intel Stratix 10 EMIF IP postavki na njihovim zadanim vrijednostima. Za generiranje dizajna koji se može sintetizirati nprampslijedite ove korake:

1. Na kartici Dijagnostika omogućite EMIF komplet alata za otklanjanje grešaka/port za otklanjanje grešaka na čipu i izvore i probe unutar sistema da biste omogućili pristup dostupnim funkcijama za otklanjanje grešaka.
2. Na Exampna kartici Dizajni, proverite da li je polje Sinteza označeno.
3. Konfigurišite EMIF IP i kliknite Generiši prample Dizajn u gornjem desnom uglu prozora.
4. Odredite direktorij za EMIF dizajn nprample i kliknite na OK. Uspješna generacija EMIF dizajna example stvara sledeće filepostavljen u qii direktorij.

Slika 3. Generirani sintetizirajući dizajn prample File Struktura

Napomena: Ako ne odaberete potvrdni okvir Simulacija ili Sinteza, odredišni direktorij će sadržavati dizajn Platform Designer-a files, koji se ne kompajliraju direktno pomoću softvera Intel Quartus Prime, ali mogu biti viewuređivati ​​ili uređivati ​​u Platform Designeru. U ovoj situaciji možete pokrenuti sljedeće naredbe za generiranje sinteze i simulacije file setovi.

• Da biste kreirali projekat koji se može kompilirati, morate pokrenuti skriptu quartus_sh -t make_qii_design.tcl u odredišnom direktoriju.
• Da biste kreirali simulacijski projekat, morate pokrenuti skriptu quartus_sh -t make_sim_design.tcl u odredišnom direktoriju.

Povezane informacije

• Synthesis Example Dizajn na stranici 19
• Opisi parametara Intel Stratix 10 EMIF IP za DDR3
• Opisi parametara Intel Stratix 10 EMIF IP za DDR4
• Opisi parametara Intel Stratix 10 EMIF IP za QDRII/II+/Xtreme
• Opisi parametara Intel Stratix 10 EMIF IP za QDR-IV
• Opisi parametara Intel Stratix 10 EMIF IP za RLDRAM 3

Generisanje EMIF dizajna Example za simulaciju
Za Intel Stratix 10 razvojni komplet, dovoljno je ostaviti većinu Intel Stratix 10 EMIF IP postavki na njihovim zadanim vrijednostima. Za generiranje dizajna nprample for
simulacija, slijedite ove korake:

1. Na kartici Dijagnostika možete birati između dva načina kalibracije: Preskoči kalibraciju i Potpuna kalibracija. (Za detalje o ovim načinima, pogledajte Simulacija naspram implementacije hardvera, kasnije u ovom poglavlju.) Da biste smanjili vrijeme simulacije, odaberite Abstract PHY za brzu simulaciju.
2. Na Exampna kartici Dizajni, proverite da li je polje Simulacija označeno. Također odaberite potreban Simulation HDL format, bilo Verilog ili VHDL.
3. Konfigurišite EMIF IP i kliknite Generiši prample Dizajn u gornjem desnom uglu prozora.
4. Odredite direktorij za EMIF dizajn nprample i kliknite na OK.

Uspješna generacija EMIF dizajna example stvara višestruko file setovi za različite podržane simulatore, u direktoriju sim/ed_sim.

Slika 4. Dizajn generisane simulacije prample File Struktura

Napomena: Ako ne odaberete potvrdni okvir Simulacija ili Sinteza, odredišni direktorij će sadržavati dizajn Platform Designer-a files, koji se ne kompajliraju direktno pomoću softvera Intel Quartus Prime, ali mogu biti viewuređivati ​​ili uređivati ​​u Platform Designeru. U ovoj situaciji možete pokrenuti sljedeće naredbe za generiranje sinteze i simulacije file setovi.

• Da biste kreirali projekat koji se može kompilirati, morate pokrenuti skriptu quartus_sh -t make_qii_design.tcl u odredišnom direktoriju.
• Da biste kreirali simulacijski projekat, morate pokrenuti skriptu quartus_sh -t make_sim_design.tcl u odredišnom direktoriju.

Povezane informacije
• Simulacija prample Design on
• Intel Stratix 10 EMIF IP – Simulacija IP memorije
• Simulacija naspram implementacije hardvera uključena

Simulacija naspram implementacije hardvera
Za simulaciju sučelja eksterne memorije, možete odabrati ili preskočiti kalibraciju ili potpunu kalibraciju na kartici Dijagnostika tokom IP generiranja.
EMIF simulacijski modeli
Ova tabela upoređuje karakteristike modela kalibracije sa preskakanjem i modela pune kalibracije.

Tabela 2. EMIF simulacijski modeli: preskakanje kalibracije u odnosu na punu kalibraciju

Preskoči kalibraciju	Potpuna kalibracija
Simulacija na nivou sistema fokusirana na korisničku logiku.	Simulacija memorijskog interfejsa sa fokusom na kalibraciju.
Detalji kalibracije se ne snimaju.	Snima sve stages kalibracije.
Ima sposobnost pohranjivanja i preuzimanja podataka.	Uključuje niveliranje, deskew po bitu, itd.
Predstavlja tačnu efikasnost.
Ne uzima u obzir iskrivljenje ploče.

RTL simulacija naspram implementacije hardvera

Ova tabela naglašava ključne razlike između EMIF simulacije i hardverske implementacije.

Tabela 3. EMIF RTL simulacija naspram hardverske implementacije

RTL simulacija	Implementacija hardvera
Nios® kod za inicijalizaciju i kalibraciju se izvršavaju paralelno.	Nios inicijalizacija i kalibracijski kod se izvršavaju uzastopno.
Interfejsi potvrđuju signal cal_done istovremeno u simulaciji.	Operacije montera određuju redosled kalibracije, a interfejsi ne potvrđuju cal_done istovremeno.

Trebali biste pokrenuti RTL simulacije zasnovane na obrascima prometa za aplikaciju vašeg dizajna. Imajte na umu da RTL simulacija ne modelira kašnjenja u tragovima PCB-a što može uzrokovati neslaganje u latenciji između RTL simulacije i hardverske implementacije.

Simulacija IP interfejsa eksterne memorije sa ModelSim

Ova procedura pokazuje kako simulirati EMIF dizajn nprample.

1. Pokrenite softver Mentor Graphics* ModelSim i odaberite File ➤ Promjena imenika. Idite do direktorija sim/ed_sim/mentor unutar generiranog dizajna nprample folder.
2. Provjerite je li prozor Transkript prikazan na dnu ekrana. Ako prozor Transkript nije vidljiv, prikažite ga klikom View ➤ Transkript.
3. U prozoru Transkript pokrenite izvorni msim_setup.tcl.
4. Nakon što izvorni msim_setup.tcl završi s radom, pokrenite ld_debug u prozoru Transkript.
5. Nakon što ld_debug završi s radom, provjerite je li prikazan prozor Objects. Ako prozor Objects nije vidljiv, prikažite ga klikom View ➤ Objekti.
6. U prozoru Objects izaberite signale koje želite simulirati desnim klikom i odabirom Add Wave.
7. Nakon što završite sa odabirom signala za simulaciju, izvršite run -all u prozoru VTranscript. Simulacija traje dok se ne završi.
8. Ako simulacija nije vidljiva, kliknite View ➤ Wave.

Povezane informacije
Intel Stratix 10 EMIF IP – Simulacija IP memorije

Postavljanje pinova za Intel Stratix 10 EMIF IP

Ova tema pruža smjernice za postavljanje pinova.

Gotovoview

Intel Stratix 10 FPGA imaju sljedeću strukturu:

• Svaki uređaj sadrži između 2 i 3 I/O kolone.
• Svaka I/O kolona sadrži do 12 I/O banaka.
• Svaka I/O banka sadrži 4 trake.
• Svaka traka sadrži 12 I/O (GPIO) pinova opšte namene.

Opće smjernice za pin
Sljedeće točke pružaju opće smjernice za pin:

• Osigurajte da se pinovi za dati vanjski memorijski interfejs nalaze unutar jedne I/O kolone.
• Interfejsi koji obuhvataju više banaka moraju ispunjavati sljedeće zahtjeve:
  • Banke moraju biti jedna uz drugu. Za informacije o susednim bankama, pogledajte Intel Stratix 10 IP korisnički vodič za interfejse eksterne memorije.
  • Adresa i komandna banka moraju biti u centralnoj banci kako bi se minimiziralo kašnjenje. Ako memorijsko sučelje koristi paran broj banaka, adresa i komandna banka mogu se nalaziti u bilo kojoj od dvije središnje banke.
• Neiskorišćeni pinovi se mogu koristiti kao I/O pinovi opšte namene.
• Sve adrese i komande i pridruženi pinovi moraju se nalaziti unutar jedne banke.
• Adresa i komandni i podatkovni pinovi mogu dijeliti banku pod sljedećim uslovima:
  • Pinovi adrese i komandi i podataka ne mogu dijeliti I/O traku.
  • Za pinove podataka može se koristiti samo neiskorištena I/O traka u adresi i komandnoj banci.

Tabela 4. Opća ograničenja pinova

Tip signala	Ograničenje
Data Strobe	Svi signali koji pripadaju DQ grupi moraju se nalaziti u istoj I/O traci.
Podaci	Povezani DQ pinovi moraju biti u istoj I/O traci. Za protokole koji ne podržavaju dvosmjerne podatkovne linije, signale za čitanje treba grupirati odvojeno od signala za upisivanje.
Adresa i komanda	Adresni i komandni pinovi moraju se nalaziti na unaprijed definiranim lokacijama unutar I/O banke.

susjedne banke

Da bi se banke smatrale susjednim, moraju se nalaziti u istoj I/O koloni. Da biste utvrdili jesu li banke susjedne, pogledajte odeljak Lokacija modularne I/O banke i broj pinova u Stratix 10 uređajima koji se nalazi u Stratix 10 Opće namjene I. /O
Uputstvo za upotrebu.

Kada se pozivamo na tabele u Stratix 10 General Purpose I/O User Guide, sigurno je pretpostaviti da su sve prikazane banke susjedne, osim ako je prisutan simbol ' – '; simbol ' – ' označava da banka nije vezana za paket.
Dodjeljivanje pribadača

Da biste odredili lokacije za sve EMIF I/O pinove, trebali biste referencirati tabelu pinova za svoj uređaj. Kada se pozivate na tabelu pinova, navedeni su brojevi banaka, indeksi I/O banke i imena pinova. Možete pronaći pin indekse za adrese i komandne pinove u Stratix 10 Sheme Table koja se nalazi na Intel FPGA website. Možete obavljati dodjele pin na različite načine. Preporučeni pristup je da ručno ograničite neke signale interfejsa i pustite Intel Quartus Prime Fitter da upravlja ostalim. Ova metoda se sastoji od konsultacije sa tabelama pinova kako bi se pronašle legalne pozicije za neke od pinova interfejsa i dodele ih kroz .qsf file koji se generiše sa EMIF dizajnom example. Za ovu metodu postavljanja I/O, morate ograničiti sljedeće signale:

• CK0
• Jedan DQS pin po grupi
• PLL referentni sat
• RZQ

Na osnovu gornjih ograničenja, Intel Quartus Prime Fitter rotira igle unutar svake trake po potrebi. Sljedeća slika ilustruje prampbroj pinova za DDR3 x72 sučelje sa sljedećim odabirima:

• Adresa i komandni pin se postavljaju u banku 2M i zahtijevaju 3 trake.
  • CK0 je ograničen na pin 8 u banci 2M.
  • PLL referentni pinovi takta su ograničeni na pinove 24 i 25 u banci 2M.
  • RZQ je ograničen na pin 26 u banci 2M.
• Podaci se postavljaju u banke 2N, 2M i 2L i zahtijevaju 9 traka.
  • DQS grupe 1-4 su smeštene u banku 2N.
  • DQS grupa 0 smještena je u banku 2M.
  • DQS grupe 5-8 su smeštene u banku 2L.

Slika 5. Dodjela pinova nprample: DDR3 x73 interfejs

U ovom exampda biste ograničili CK0 na pin 8 u banci 2M, dodali biste sljedeći red u .qsf file, na osnovu odgovarajuće pin tablice:

Format gornje dodjele pinova može se primijeniti na sve pinove:

Povezane informacije

• Modularne I/O banke u Intel Stratix 10 uređajima
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP za DDR4
• Intel Stratix 10 EMIF IP za QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP za QDR-IV
• Intel Stratix 10 EMIF IP za RLDRAM 3

Kompajliranje i programiranje Intel Stratix 10 EMIF Design Example

Nakon što ste dodijelili potrebne pinove u .qsf file, možete sastaviti dizajn nprample u softveru Intel Quartus Prime.

1. Idite do fascikle Intel Quartus Prime koja sadrži dizajn nprample directory.
2. Otvorite projekat Intel Quartus Prime file, (.qpf).
3. Za početak kompilacije kliknite Obrada ➤ Pokreni kompilaciju. Uspješan završetak kompilacije generiše .sof file, što omogućava da dizajn radi na hardveru.
4. Da biste programirali svoj uređaj sa kompajliranim dizajnom, otvorite programator klikom na Alati ➤ Programator.
5. U programatoru kliknite na Auto Detect da otkrijete podržane uređaje.
6. Odaberite Intel Stratix 10 uređaj, a zatim odaberite Promijeni File.
7. Idite na generirani ed_synth.sof file i izaberite Otvori.
8. Kliknite na Start da započnete programiranje Intel Stratix 10 uređaja. Kada je uređaj uspješno programiran, traka napretka u gornjem desnom dijelu prozora bi trebala pokazati 100% (Uspješno).

Otklanjanje grešaka u Intel Stratix 10 EMIF Design Example
EMIF Debug Toolkit je dostupan za pomoć u otklanjanju grešaka u dizajnu interfejsa eksterne memorije. Komplet alata vam omogućava da prikažete margine za čitanje i pisanje i generišete dijagrame očiju. Nakon što ste programirali Intel Stratix 10 razvojni komplet, možete provjeriti njegov rad koristeći EMIF Debug Toolkit.

1. Da biste pokrenuli EMIF komplet alata za otklanjanje grešaka, idite na Alati ➤ Alati za otklanjanje grešaka u sistemu ➤ Komplet alata za interfejs eksterne memorije.
2. Kliknite na Initialize Connections.
3. Kliknite na Poveži projekat sa uređajem. Pojavljuje se prozor; provjerite da li je odabran ispravan uređaj i da li je ispravan .sof file je odabrano.
4. Kliknite Kreiraj vezu memorijskog interfejsa. Prihvatite zadane postavke klikom na OK.

Intel Stratix 10 razvojni komplet je sada podešen da funkcioniše sa EMIF Debug Toolkit-om i možete generisati bilo koji od sledećih izveštaja dvostrukim klikom na odgovarajuću opciju:

• Ponovo pokrenite kalibraciju. Proizvodi izvještaj o kalibraciji koji sumira status kalibracije po DQ/DQS grupi zajedno sa marginama za svaki DQ/DQS pin.
• Driver Margining. Proizvodi izvještaj koji sumira margine čitanja i pisanja po I/O pinu. Ovo se razlikuje od margine kalibracije jer se margine vozača snimaju tokom saobraćaja u korisničkom režimu, a ne tokom kalibracije
• Generirajte očni dijagram. Generiše očne dijagrame čitanja i pisanja za svaki DQ pin na osnovu obrazaca podataka kalibracije.
• Kalibrirajte završetak. Prekida različite vrijednosti završetka i izvještava o marginama koje pruža svaka vrijednost završetka. Koristite ovu funkciju da odaberete optimalni završetak za memorijski interfejs.

Povezane informacije
Intel Stratix 10 EMIF IP otklanjanje grešaka

Design Example Opis za spoljne memorijske interfejse Intel Stratix 10 FPGA IP

Kada parametrizirate i generišete svoj EMIF IP, možete odrediti da sistem kreira direktorijume za simulaciju i sintezu file postavlja i generira file automatski postavlja. Ako odaberete Simulation ili Synthesis pod Example Design Files na Exampna kartici Dizajni, sistem kreira potpunu simulaciju file skup ili potpuna sinteza file postavite, u skladu sa vašim odabirom.

Synthesis Example Design

Sinteza prample dizajn sadrži glavne blokove prikazane na donjoj slici.

• Generator saobraćaja, koji je sintetizirani Avalon®-MM exampdrajver koji implementira pseudo-slučajni obrazac čitanja i pisanja na parametrizirani broj adresa. Generator saobraćaja također prati podatke pročitane iz memorije kako bi se uvjerio da se poklapaju sa upisanim podacima i u suprotnom potvrđuje grešku.
• Instanca memorijskog sučelja, koja uključuje:
  • Memorijski kontroler koji moderira između Avalon-MM sučelja i AFI sučelja.
  • PHY, koji služi kao interfejs između memorijskog kontrolera i eksternih memorijskih uređaja za obavljanje operacija čitanja i pisanja.

Slika 6. Sinteza prample Design

Ako koristite funkciju Ping Pong PHY, sinteza exampLe dizajn uključuje dva generatora saobraćaja koji izdaju komande za dva nezavisna memorijska uređaja preko dva nezavisna kontrolera i zajedničkog PHY, kao što je prikazano na sledećoj slici.

Slika 7. Sinteza prample Design for Ping Pong PHY

Ako koristite RLDRAM 3, generator prometa u synthesis example design komunicira direktno sa PHY koristeći AFI, kao što je prikazano na sljedećoj slici.

Slika 8. Sinteza prample Dizajn za RLDRAM 3 interfejse

Napomena: Ako je jedan ili više parametara PLL Sharing Mode, DLL Sharing Mode ili OCT Sharing Mode postavljeni na bilo koju vrijednost osim Bez dijeljenja, sinteza example dizajn će sadržavati dvije instance generatora prometa/memorije. Dvije instance generatora prometa/memorijskog sučelja povezane su samo dijeljenim PLL/DLL/OCT vezama kako je definirano postavkama parametara. Instance generatora saobraćaja/memorijskog interfejsa pokazuju kako možete napraviti takve veze u sopstvenim dizajnima.
Napomena: Tok sinteze treće strane kao što je opisano u korisničkom vodiču za Intel Quartus Prime Standard Edition: Sinteza treće strane nije podržan tok za EMIF IP.
Povezane informacije
Generisanje sintetizirajućeg EMIF dizajna Example on

Simulacija Example Design
Simulacija prample dizajn sadrži glavne blokove prikazane na sljedećoj slici.

• Primjer sinteze nprample design. Kao što je opisano u prethodnom dijelu, sinteza nprample dizajn sadrži generator saobraćaja i instancu memorijskog interfejsa. Ovi blokovi podrazumevano koriste apstraktne simulacione modele gde je to prikladno za brzu simulaciju.
• Memorijski model, koji djeluje kao generički model koji se pridržava specifikacija memorijskog protokola. Prodavci memorije često pružaju simulacijske modele za svoje specifične memorijske komponente koje možete preuzeti s njih webweb stranice.
• Provjera stanja, koja prati statusne signale iz IP-a vanjskog memorijskog interfejsa i generatora prometa, da signalizira stanje ukupnog prolaza ili neuspjeha.

Slika 9. Simulacija prample Design

Ako koristite funkciju Ping Pong PHY, simulacija nprampLe dizajn uključuje dva generatora saobraćaja koji izdaju komande za dva nezavisna memorijska uređaja preko dva nezavisna kontrolera i zajedničkog PHY, kao što je prikazano na sledećoj slici.

Slika 10. Simulacija prample Design for Ping Pong PHY

Ako koristite RLDRAM 3, generator saobraćaja u simulaciji nprample design komunicira direktno sa PHY koristeći AFI, kao što je prikazano na sljedećoj slici.

Slika 11. Simulacija prample Dizajn za RLDRAM 3 interfejse

Povezane informacije
Generisanje EMIF dizajna Example za simulaciju uključeno

Example Designs Interface Tab
Editor parametara uključuje Example Designs kartica koja vam omogućava da parametrirate i generišete svoj example designs.l
Dostupan Example Designs Section
Padajući meni Select design vam omogućava da odaberete željeni nprample design. Trenutno, EMIF Example Dizajn je jedini dostupan izbor i odabran je po defaultu.

Istorija revizije dokumenta za interfejse eksterne memorije Intel Stratix 10 FPGA IP Design Example Korisničko uputstvo

Verzija dokumenta	Intel Quartus Prime verzija	Promjene
2021.03.29	21.1	• U Example Design Quick Start poglavlje, uklonjene reference na NCSim* simulator.
2018.09.24	18.1	• Ažurirane brojke u Generisanje sintetizirajućeg EMIF dizajna Example i Generisanje EMIF dizajna Example za simulaciju teme.
2018.05.07	18.0	• Promijenjen naslov dokumenta iz Intel Stratix 10 sučelja eksterne memorije IP dizajn Example Korisničko uputstvo to Interfejsi eksterne memorije Intel Stratix 10 FPGA IP dizajn Example Korisničko uputstvo. • Ispravljene tačke metka Gotovoview odjeljak of the Postavljanje pinova za Intel Stratix 10 EMIF IP tema.

Datum	Verzija	Promjene
novembar 2017	2017.11.06	Prvo izdanje.

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Dokumenti / Resursi

intel Interfejsi eksterne memorije Intel Stratix 10 FPGA IP dizajn Example [pdf] Korisnički priručnik Interfejsi eksterne memorije Intel Stratix 10 FPGA IP dizajn Example, eksterni, memorijski interfejsi Intel Stratix 10 FPGA IP dizajn Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP Dizajn Example

Reference

• Uputstvo za upotrebu