Zunanji pomnilniški vmesniki Intel Stratix 10 FPGA IP Design Example

Oblikovanje Example Vodnik za hiter začetek za zunanje pomnilniške vmesnike Intel® Stratix® 10 FPGA IP

Nov vmesnik in bolj avtomatiziran dizajn nprample flow je na voljo za zunanje pomnilniške vmesnike Intel® Stratix® 10. Nekdanjiample Zavihek Designs v urejevalniku parametrov vam omogoča, da določite ustvarjanje sinteze in simulacije file nabore, ki jih lahko uporabite za potrditev svojega EMIF IP. Ustvarite lahko example zasnova posebej za razvojni komplet Intel FPGA ali za kateri koli IP EMIF, ki ga ustvarite.

Slika 1. Splošna zasnova Example Delovni tokovi

Slika 2. Ustvarjanje EMIF ExampLe Design z razvojnim kompletom Intel Stratix 10

Ustvarjanje projekta EMIF

Za programsko opremo Intel Quartus® Prime različice 17.1 in novejše morate ustvariti projekt Intel Quartus Prime, preden ustvarite EMIF IP in design example.

1. Zaženite programsko opremo Intel Quartus Prime in izberite File ➤ Čarovnik za nov projekt. Kliknite Naprej.
2. Določite imenik in nme za projekt, ki ga želite ustvariti. Kliknite Naprej.
3. Preverite, ali je izbrana možnost Prazen projekt. Dvakrat kliknite Naprej.
4. Pod Filter imena vnesite številko dela naprave.
5. V razdelku Razpoložljive naprave izberite ustrezno napravo.
6. Kliknite Dokončaj.

Ustvarjanje in konfiguriranje IP-ja EMIF

Naslednji koraki ponazarjajo, kako ustvariti in konfigurirati IP EMIF. Ta potek ustvarja vmesnik DDR4, vendar so koraki podobni za druge protokole.

1. V oknu IP Catalog izberite Intel Stratix 10 External Memory Interfaces. (Če okno IP Catalog ni vidno, izberite View ➤ Utility Windows ➤ IP Catalog.)
2. V urejevalniku parametrov IP podajte ime entitete za IP EMIF (ime, ki ga navedete tukaj, postane file ime za IP) in določite imenik. Kliknite Ustvari.
3. Urejevalnik parametrov ima več zavihkov, kjer morate konfigurirati parametre, da odražajo vašo implementacijo EMIF:

Smernice urejevalnika parametrov Intel Stratix 10 EMIF

Tabela 1. Smernice urejevalnika parametrov EMIF

Zavihek Urejevalnik parametrov	Smernice
Splošno	Prepričajte se, da so naslednji parametri pravilno vneseni: • Stopnja hitrosti za napravo. • Urna frekvenca pomnilnika. • Referenčna urna frekvenca PLL.
Spomin	• Glejte podatkovni list za vašo pomnilniško napravo, da vnesete parametre na Spomin zavihek. • Prav tako morate vnesti določeno lokacijo za žebljiček ALERT#. (Velja samo za pomnilniški protokol DDR4.)
mem I/O	• Za začetne preiskave projekta lahko uporabite privzete nastavitve na Mem I/O zavihek. • Za napredno validacijo zasnove bi morali izvesti simulacijo plošče, da bi dobili optimalne nastavitve zaključkov.
V/I FPGA	• Za začetne preiskave projekta lahko uporabite privzete nastavitve na V/I FPGA zavihek. • Za napredno validacijo zasnove bi morali izvesti simulacijo plošče s povezanimi modeli IBIS, da izberete ustrezne V/I standarde.
Mem Timing	• Za začetne preiskave projekta lahko uporabite privzete nastavitve na Mem Timing zavihek. • Za napredno validacijo zasnove morate vnesti parametre v skladu s podatkovnim listom vaše pomnilniške naprave.
Deska	• Za začetne preiskave projekta lahko uporabite privzete nastavitve na Deska zavihek. • Za napredno validacijo zasnove in natančno časovno zapiranje morate izvesti simulacijo plošče, da dobite natančne informacije o intersimbolni interferenci (ISI)/preslušanju ter o poševnosti plošče in paketa, ter jih vnesti v Deska zavihek.
Krmilnik	Nastavite parametre krmilnika glede na želeno konfiguracijo in vedenje vašega pomnilniškega krmilnika.
Diagnostika	Parametre lahko uporabite na Diagnostika za pomoč pri testiranju in odpravljanju napak v pomnilniškem vmesniku.
Example Designs	The Example Designs zavihek vam omogoča ustvarjanje načrta nprampdatoteke za sintezo in simulacijo. Ustvarjena zasnova nprample je popoln sistem EMIF, ki ga sestavljata IP EMIF in gonilnik, ki generira naključni promet za potrditev pomnilniškega vmesnika.

Za podrobne informacije o posameznih parametrih si oglejte ustrezno poglavje za svoj pomnilniški protokol v Uporabniškem priročniku IP vmesnikov zunanjega pomnilnika Intel Stratix 10.

Ustvarjanje sintetizljivega dizajna EMIF Example

Za razvojni komplet Intel Stratix 10 zadostuje, da večino nastavitev IP Intel Stratix 10 EMIF pustite na privzetih vrednostih. Za ustvarjanje oblikovanja, ki ga je mogoče sintetizirati, nprample, sledite tem korakom:

1. Na zavihku Diagnostics omogočite EMIF Debug Toolkit/On-Chip Debug Port in In-System-Sources-and-Probes, da omogočite dostop do razpoložljivih funkcij za odpravljanje napak.
2. Na ExampNa zavihku Designs se prepričajte, da je potrjeno polje Synthesis.
3. Konfigurirajte IP EMIF in kliknite Generate Example Design v zgornjem desnem kotu okna.
4. Določite imenik za oblikovanje EMIF nprample in kliknite V redu. Uspešno ustvarjanje zasnove EMIF example ustvari naslednje filenastavite pod imenikom qii.

Slika 3. Ustvarjena zasnova, ki jo je mogoče sintetizirati, nprample File Struktura

Opomba: če ne izberete potrditvenega polja Simulacija ali Sinteza, bo ciljni imenik vseboval zasnovo Platform Designer files, ki jih programska oprema Intel Quartus Prime ne more neposredno prevesti, jih pa lahko viewurejeno ali urejeno v oblikovalcu platforme. V tej situaciji lahko zaženete naslednje ukaze za ustvarjanje sinteze in simulacije file kompleti.

• Če želite ustvariti projekt, ki ga je mogoče prevesti, morate v ciljnem imeniku zagnati skript quartus_sh -t make_qii_design.tcl.
• Če želite ustvariti simulacijski projekt, morate zagnati skript quartus_sh -t make_sim_design.tcl v ciljnem imeniku.

Povezane informacije

• Sinteza Example Oblikovanje na strani 19
• Opisi parametrov IP Intel Stratix 10 EMIF za DDR3
• Opisi parametrov IP Intel Stratix 10 EMIF za DDR4
• Opisi parametrov IP Intel Stratix 10 EMIF za QDRII/II+/Xtreme
• Opisi parametrov IP Intel Stratix 10 EMIF za QDR-IV
• Opisi parametrov IP Intel Stratix 10 EMIF za RLDRAM 3

Ustvarjanje načrta EMIF Example za simulacijo
Za razvojni komplet Intel Stratix 10 zadostuje, da večino nastavitev IP Intel Stratix 10 EMIF pustite na privzetih vrednostih. Za ustvarjanje dizajna nprample za
simulacije sledite tem korakom:

1. Na zavihku Diagnostika lahko izbirate med dvema načinoma kalibracije: Preskoči kalibracijo in Popolno kalibracijo. (Za podrobnosti o teh načinih glejte Simulation Versus Hardware Implementation kasneje v tem poglavju.) Če želite skrajšati čas simulacije, izberite Abstract PHY za hitro simulacijo.
2. Na ExampNa zavihku Designs se prepričajte, da je polje Simulacija potrjeno. Izberite tudi zahtevano obliko simulacije HDL, Verilog ali VHDL.
3. Konfigurirajte IP EMIF in kliknite Generate Example Design v zgornjem desnem kotu okna.
4. Določite imenik za oblikovanje EMIF nprample in kliknite V redu.

Uspešno ustvarjanje zasnove EMIF example ustvari več file nabore za različne podprte simulatorje v imeniku sim/ed_sim.

Slika 4. Ustvarjena zasnova simulacije, nprample File Struktura

Opomba: Če ne izberete potrditvenega polja Simulacija ali Sinteza, bo ciljni imenik vseboval zasnovo Platform Designer files, ki jih programska oprema Intel Quartus Prime ne more neposredno prevesti, jih pa lahko viewurejeno ali urejeno v oblikovalcu platforme. V tej situaciji lahko zaženete naslednje ukaze za ustvarjanje sinteze in simulacije file kompleti.

• Če želite ustvariti projekt, ki ga je mogoče prevesti, morate v ciljnem imeniku zagnati skript quartus_sh -t make_qii_design.tcl.
• Če želite ustvariti simulacijski projekt, morate zagnati skript quartus_sh -t make_sim_design.tcl v ciljnem imeniku.

Povezane informacije
• Simulacija Example Design on
• Intel Stratix 10 EMIF IP – Simulacija IP pomnilnika
• Simulacija v primerjavi s strojno implementacijo

Simulacija proti implementaciji strojne opreme
Za simulacijo vmesnika zunanjega pomnilnika lahko med generiranjem IP izberete bodisi preskok kalibracije ali popolno kalibracijo na zavihku Diagnostika.
EMIF simulacijski modeli
Ta tabela primerja značilnosti modelov kalibracije s preskokom in modelov s polno kalibracijo.

Tabela 2. Simulacijski modeli EMIF: preskočena kalibracija v primerjavi s popolno kalibracijo

Preskoči kalibracijo	Popolna kalibracija
Simulacija na sistemski ravni, ki se osredotoča na uporabniško logiko.	Simulacija pomnilniškega vmesnika s poudarkom na kalibraciji.
Podrobnosti kalibracije niso zajete.	Zajame vse stages kalibracije.
Ima možnost shranjevanja in pridobivanja podatkov.	Vključuje izravnavo, izravnavo na bit itd.
Predstavlja natančno učinkovitost.
Ne upošteva poševnosti plošče.

Simulacija RTL v primerjavi z implementacijo strojne opreme

Ta tabela poudarja ključne razlike med simulacijo EMIF in izvedbo strojne opreme.

Tabela 3. Simulacija EMIF RTL v primerjavi z implementacijo strojne opreme

RTL simulacija	Izvedba strojne opreme
Inicializacijska in kalibracijska koda Nios® se izvajata vzporedno.	Inicializacijska in umeritvena koda Nios se izvajata zaporedno.
Vmesniki v simulaciji istočasno potrdijo signal signala cal_done.	Operacije monterja določajo vrstni red umerjanja, vmesniki pa ne potrdijo cal_done hkrati.

Zagnati morate simulacije RTL, ki temeljijo na prometnih vzorcih za aplikacijo vaše zasnove. Upoštevajte, da simulacija RTL ne modelira zakasnitev sledi PCB, kar lahko povzroči neskladje v zakasnitvi med simulacijo RTL in izvedbo strojne opreme.

Simulacija IP vmesnika zunanjega pomnilnika z ModelSim

Ta postopek prikazuje, kako simulirati zasnovo EMIF nprample.

1. Zaženite programsko opremo Mentor Graphics* ModelSim in izberite File ➤ Spremeni imenik. Pomaknite se do imenika sim/ed_sim/mentor znotraj ustvarjenega načrta example mapo.
2. Preverite, ali je na dnu zaslona prikazano okno Prepis. Če okno Prepis ni vidno, ga prikažite s klikom View ➤ Prepis.
3. V oknu Prepis zaženite izvorni msim_setup.tcl.
4. Ko se izvorni msim_setup.tcl konča z izvajanjem, zaženite ld_debug v oknu Transkript.
5. Ko se ld_debug konča z izvajanjem, preverite, ali je prikazano okno Predmeti. Če okno Objekti ni vidno, ga prikažite s klikom View ➤ Predmeti.
6. V oknu Objects izberite signale, ki jih želite simulirati, tako da z desnim klikom izberete Add Wave.
7. Ko končate z izbiro signalov za simulacijo, izvedite run -all v oknu VTranscript. Simulacija teče, dokler ni končana.
8. Če simulacija ni vidna, kliknite View ➤ Mahajte.

Povezane informacije
Intel Stratix 10 EMIF IP – Simulacija IP pomnilnika

Namestitev nožice za Intel Stratix 10 EMIF IP

Ta tema podaja smernice za postavitev žebljičkov.

konecview

Intel Stratix 10 FPGA ima naslednjo strukturo:

• Vsaka naprava vsebuje od 2 do 3 I/O stolpce.
• Vsak V/I stolpec vsebuje do 12 V/I bank.
• Vsaka V/I banka vsebuje 4 pasove.
• Vsak pas vsebuje 12 zatičev za splošne namene V/I (GPIO).

Splošne smernice za pine
Naslednje točke podajajo splošne smernice za pripenjanje:

• Prepričajte se, da so nožice za dani vmesnik zunanjega pomnilnika znotraj enega V/I stolpca.
• Vmesniki, ki zajemajo več bank, morajo izpolnjevati naslednje zahteve:
  • Brežine morajo biti ena ob drugi. Za informacije o sosednjih bankah glejte Uporabniški priročnik IP za zunanje pomnilniške vmesnike Intel Stratix 10.
  • Banka naslovov in ukazov morata biti v centralni banki, da zmanjšate zakasnitev. Če pomnilniški vmesnik uporablja sodo število bank, se lahko naslovna in ukazna banka nahajata v kateri koli od dveh sredinskih bank.
• Neuporabljene zatiče lahko uporabite kot zatiče V/I za splošne namene.
• Vsi naslovi in ​​ukazi ter povezani zatiči morajo biti znotraj ene banke.
• Naslov ter ukazni in podatkovni zatiči si lahko delijo banko pod naslednjimi pogoji:
  • Naslovni in ukazni ter podatkovni zatiči ne morejo deliti V/I steze.
  • Za podatkovne zatiče je mogoče uporabiti samo neuporabljen V/I pas v banki naslovov in ukazov.

Tabela 4. Splošne omejitve pinov

Vrsta signala	Omejitev
Data Strobe	Vsi signali, ki pripadajo skupini DQ, morajo biti na istem V/I pasu.
podatki	Povezani zatiči DQ morajo biti na istem V/I pasu. Pri protokolih, ki ne podpirajo dvosmernih podatkovnih linij, je treba signale za branje združiti ločeno od signalov za pisanje.
Naslov in ukaz	Naslovni in ukazni zatiči morajo biti na vnaprej določenih lokacijah znotraj V/I banke.

Sosednje banke

Da bi banke veljale za sosednje, morajo biti v istem stolpcu I/O. Če želite ugotoviti, ali so banke sosednje, glejte razdelek Lokacija in število pinov modularnih V/I bank v razdelku Naprave Stratix 10, ki se nahaja v Stratix 10 General Purpose I /O
Uporabniški priročnik.

Pri sklicevanju na tabele v uporabniškem priročniku za splošne namene V/I Stratix 10 je varno domnevati, da so vse prikazane banke sosednje, razen če je prisoten simbol '–'; simbol '–' pomeni, da banka ni vezana za paket.
Naloge pripenjanja

Če želite določiti lokacije za vse nožice EMIF I/O, se morate sklicevati na tabelo nožic za svojo napravo. Pri sklicevanju na tabelo pinov so podane številke bank, indeksi V/I bank in imena pinov. Indekse zatičev za naslovne in ukazne zatiče najdete v tabeli shem Stratix 10, ki se nahaja na Intel FPGA webmesto. Žebljičke lahko dodelite na različne načine. Priporočen pristop je, da ročno omejite nekatere signale vmesnika in pustite, da Intel Quartus Prime Fitter poskrbi za ostalo. Ta metoda je sestavljena iz pregledovanja tabel pinov, da bi našli zakonite položaje za nekatere vmesniške zatiče in jih dodelili prek .qsf file ki je ustvarjen z zasnovo EMIF nprample. Za ta način postavitve V/I morate omejiti naslednje signale:

• CK0
• En zatič DQS na skupino
• Referenčna ura PLL
• RZQ

Na podlagi zgornjih omejitev Intel Quartus Prime Fitter po potrebi obrača zatiče znotraj vsake steze. Naslednja slika ponazarja exampdatoteka dodelitev pinov za vmesnik DDR3 x72 z naslednjimi izbirami:

• Naslov in ukazni pin sta nameščena v banki 2M in zahteva 3 pasove.
  • CK0 je omejen na pin 8 v vrsti 2M.
  • Zatiči referenčne ure PLL so omejeni na zatiča 24 in 25 v banki 2M.
  • RZQ je omejen na pin 26 v banki 2M.
• Podatki so nameščeni v bankah 2N, 2M in 2L in zahtevajo 9 stez.
  • DQS skupine 1-4 so postavljene v banko 2N.
  • DQS skupina 0 je postavljena v banko 2M.
  • DQS skupine 5-8 so postavljene v banko 2L.

Slika 5. Dodelitve nožic Nprample: vmesnik DDR3 x73

V tem bivšemample, če želite omejiti CK0 na pin 8 v banki 2M, morate v .qsf dodati naslednjo vrstico file, na podlagi ustrezne tabele žebljičkov:

Format zgornje dodelitve zatičev je mogoče uporabiti za vse zatiče:

Povezane informacije

• Modularne V/I banke v napravah Intel Stratix 10
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP za DDR4
• Intel Stratix 10 EMIF IP za QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP za QDR-IV
• Intel Stratix 10 EMIF IP za RLDRAM 3

Prevajanje in programiranje Intel Stratix 10 EMIF Design Example

Ko ste opravili potrebne dodelitve pinov v .qsf file, lahko sestavite načrt nprampv programski opremi Intel Quartus Prime.

1. Pomaknite se do mape Intel Quartus Prime, ki vsebuje obliko example imenik.
2. Odprite projekt Intel Quartus Prime file, (.qpf).
3. Za začetek prevajanja kliknite Obdelava ➤ Začni prevajanje. Uspešen zaključek prevajanja ustvari datoteko .sof file, ki omogoča zasnovo, da deluje na strojni opremi.
4. Če želite svojo napravo programirati s prevedeno zasnovo, odprite programator s klikom na Orodja ➤ Programer.
5. V programatorju kliknite Samodejno zaznaj, da zaznate podprte naprave.
6. Izberite napravo Intel Stratix 10 in nato izberite Spremeni File.
7. Pomaknite se do ustvarjenega ed_synth.sof file in izberite Odpri.
8. Kliknite Start, da začnete programirati napravo Intel Stratix 10. Ko je naprava uspešno programirana, mora vrstica napredka v zgornjem desnem kotu okna kazati 100 % (uspešno).

Odpravljanje napak pri Intel Stratix 10 EMIF Design Example
EMIF Debug Toolkit je na voljo za pomoč pri odpravljanju napak pri zasnovah zunanjih pomnilniških vmesnikov. Zbirka orodij vam omogoča prikaz robov za branje in pisanje ter ustvarjanje očesnih diagramov. Ko ste programirali razvojni komplet Intel Stratix 10, lahko preverite njegovo delovanje z orodjem EMIF Debug Toolkit.

1. Če želite zagnati EMIF Debug Toolkit, se pomaknite do Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. Kliknite Inicializiraj povezave.
3. Kliknite Poveži projekt z napravo. Prikaže se okno; preverite, ali je izbrana prava naprava in ali je pravilen .sof file je izbrana.
4. Kliknite Ustvari povezavo pomnilniškega vmesnika. Sprejmite privzete nastavitve s klikom na V redu.

Razvojni komplet Intel Stratix 10 je zdaj nastavljen za delovanje z EMIF Debug Toolkit in lahko ustvarite katero koli od naslednjih poročil z dvojnim klikom na ustrezno možnost:

• Ponovno zaženite kalibracijo. Izdela poročilo o umerjanju, ki povzema stanje umerjanja na skupino DQ/DQS skupaj z robovi za vsak zatič DQ/DQS.
• Driver Margining. Izdela poročilo, ki povzema robove za branje in pisanje na I/O pin. To se razlikuje od kalibracijskega roba, ker je voznikov rob zajet med prometom v uporabniškem načinu in ne med kalibriranjem
• Ustvarite očesni diagram. Ustvari očesne diagrame za branje in pisanje za vsak zatič DQ na podlagi vzorcev kalibracijskih podatkov.
• Umerjanje zaključka. Prebere različne zaključne vrednosti in poroča o robovih, ki jih zagotavlja vsaka zaključna vrednost. Uporabite to funkcijo za pomoč pri izbiri optimalnega zaključka za pomnilniški vmesnik.

Povezane informacije
Intel Stratix 10 EMIF IP Debugging

Oblikovanje Example Opis za zunanje pomnilniške vmesnike Intel Stratix 10 FPGA IP

Ko parametrirate in ustvarite svoj IP EMIF, lahko določite, da sistem ustvari imenike za simulacijo in sintezo file nizov in ustvarite file nastavi samodejno. Če izberete Simulacija ali Sinteza pod Example Oblikovanje Files na Example zavihek Designs, sistem ustvari popolno simulacijo file komplet ali popolna sinteza file nastavite po vaši izbiri.

Sinteza Example Oblikovanje

Sinteza prampvsebuje glavne bloke, prikazane na spodnji sliki.

• Generator prometa, ki je Avalon®-MM exampgonilnik datoteke, ki izvaja psevdo-naključni vzorec branja in pisanja na parametrizirano število naslovov. Generator prometa spremlja tudi podatke, prebrane iz pomnilnika, da zagotovi, da se ujemajo z zapisanimi podatki, in v nasprotnem primeru uveljavlja napako.
• Primerek pomnilniškega vmesnika, ki vključuje:
  • Krmilnik pomnilnika, ki moderira med vmesnikoma Avalon-MM in vmesnikom AFI.
  • PHY, ki služi kot vmesnik med krmilnikom pomnilnika in zunanjimi pomnilniškimi napravami za izvajanje operacij branja in pisanja.

Slika 6. Sinteza Example Oblikovanje

Če uporabljate funkcijo Ping Pong PHY, sinteza nprampZasnova datoteke vključuje dva generatorja prometa, ki izdajata ukaze dvema neodvisnima pomnilniškima napravama prek dveh neodvisnih krmilnikov in skupnega PHY, kot je prikazano na naslednji sliki.

Slika 7. Sinteza Example Design for Ping Pong PHY

Če uporabljate RLDRAM 3, generator prometa v sintezi nprample design komunicira neposredno s PHY z uporabo AFI, kot je prikazano na naslednji sliki.

Slika 8. Sinteza Example Oblikovanje za vmesnike RLDRAM 3

Opomba: Če je eden ali več parametrov načina skupne rabe PLL, načina skupne rabe DLL ali načina skupne rabe OCT nastavljenih na katero koli vrednost, ki ni brez skupne rabe, se sinteza exampZasnova datoteke bo vsebovala dva primerka vmesnika generatorja prometa/pomnilnika. Dva primerka generatorja prometa/pomnilniškega vmesnika sta povezana samo s povezavami PLL/DLL/OCT v skupni rabi, kot je določeno z nastavitvami parametrov. Primerki generatorja prometa/pomnilniškega vmesnika prikazujejo, kako lahko vzpostavite takšne povezave v svojih načrtih.
Opomba: Tok sinteze tretjih oseb, kot je opisano v uporabniškem priročniku za Intel Quartus Prime Standard Edition: Sinteza tretjih oseb ni podprt tok za EMIF IP.
Povezane informacije
Ustvarjanje sintetizljivega dizajna EMIF Example naprej

Simulacija Example Oblikovanje
Simulacija exampzasnova datoteke vsebuje glavne bloke, prikazane na naslednji sliki.

• Primer sinteze nprample design. Kot je opisano v prejšnjem razdelku, je sinteza nprampDatotečna zasnova vsebuje generator prometa in primerek pomnilniškega vmesnika. Ti bloki privzeto uporabljajo abstraktne simulacijske modele, kjer je to primerno za hitro simulacijo.
• Pomnilniški model, ki deluje kot generični model, ki se drži specifikacij pomnilniškega protokola. Ponudniki pomnilnika pogosto nudijo simulacijske modele za svoje specifične pomnilniške komponente, ki jih lahko prenesete iz njihovega webstrani.
• Preverjevalnik statusa, ki spremlja statusne signale iz zunanjega pomnilniškega vmesnika IP in generatorja prometa, da signalizira splošno uspešno ali neuspešno stanje.

Slika 9. Simulacija Example Oblikovanje

Če uporabljate funkcijo Ping Pong PHY, simulacija nprampZasnova datoteke vključuje dva generatorja prometa, ki izdajata ukaze dvema neodvisnima pomnilniškima napravama prek dveh neodvisnih krmilnikov in skupnega PHY, kot je prikazano na naslednji sliki.

Slika 10. Simulacija Example Design for Ping Pong PHY

Če uporabljate RLDRAM 3, generator prometa v simulaciji nprample design komunicira neposredno s PHY z uporabo AFI, kot je prikazano na naslednji sliki.

Slika 11. Simulacija Example Oblikovanje za vmesnike RLDRAM 3

Povezane informacije
Ustvarjanje načrta EMIF Example za vklopljeno simulacijo

Example Designs Interface Tab
Urejevalnik parametrov vključuje Example zavihek Designs, ki vam omogoča parametriranje in ustvarjanje vašega example designs.l
Na voljo Example Designs Section
Spustni meni Izberi dizajn vam omogoča, da izberete želeno nprample design. Trenutno EMIF ExampLe Design je edina razpoložljiva izbira in je privzeto izbrana.

Zgodovina revizij dokumenta za zunanje pomnilniške vmesnike Intel Stratix 10 FPGA IP Design Example Uporabniški priročnik

Različica dokumenta	Različica Intel Quartus Prime	Spremembe
2021.03.29	21.1	• V Example Design Quick Start poglavju, odstranjene sklice na simulator NCSim*.
2018.09.24	18.1	• Posodobljene številke v Ustvarjanje sintetizljivega dizajna EMIF Example in Ustvarjanje načrta EMIF Example za simulacijo teme.
2018.05.07	18.0	• Spremenjen naslov dokumenta iz Intel Stratix 10 Zunanji pomnilniški vmesniki IP Design Example Uporabniški priročnik do Zunanji pomnilniški vmesniki Intel Stratix 10 FPGA IP Design Example Uporabniški priročnik. • Popravljene točke konecview del od Namestitev nožice za Intel Stratix 10 EMIF IP tema.

Datum	Različica	Spremembe
november 2017	2017.11.06	Začetna izdaja.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.

Dokumenti / Viri

intel zunanji pomnilniški vmesniki Intel Stratix 10 FPGA IP Design Example [pdf] Uporabniški priročnik Zunanji pomnilniški vmesniki Intel Stratix 10 FPGA IP Design Example, zunanji, pomnilniški vmesniki Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP Design Example

Reference

• Uporabniški priročnik