intel MAX 10 FPGA уреди преку UART со Nios II процесор

Информации за производот

Референтниот дизајн обезбедува едноставна апликација која ги имплементира основните карактеристики на далечинска конфигурација во системи базирани на Nios II за MAX 10 FPGA уреди. Интерфејсот UART вклучен во комплетот за развој MAX 10 FPGA се користи заедно со јадрото Altera UART IP за да обезбеди функционалност за далечинско конфигурирање. Уредите MAX10 FPGA обезбедуваат можност за складирање до две конфигурациски слики што дополнително ја подобруваат одликата за далечинска надградба на системот.

Кратенки

Кратенка	Опис
Авалон-ММ	Конфигурација со мапирана меморија на Авалон Флеш меморија
CFM	Графички кориснички интерфејс
ICB	Бит за конфигурација за иницијализација
КАРТА/.мапа	Мемориска карта File
Nios II EDS	Поддршка за пакет за вграден дизајн на Nios II
PFL	Паралелно јадро на IP натоварувач на Flash
ПОФ/.поф	Програмерски објект File
QSPI	Квад сериски периферен интерфејс
RPD/.rpd	Необработени податоци за програмирање
SBT	Алатки за изградба на софтвер
СОФ/.соф	Објект SRAM File
КОЛИЧКА	Универзален асинхрон приемник/предавател
UFM	Корисничка флеш меморија

Упатство за употреба на производот

Предуслов

Примената на овој референтен дизајн бара од вас да го имате наведеното ниво на знаење или искуство во следните области:

Барања:

Следниве се барањата за хардвер и софтвер за референтниот дизајн:

Референтен дизајн Files

File Име	Опис
Фабричка_слика	Во режим на конфигурација на слики со двојна конфигурација, CFM1 и CFM2 се комбинираат во едно складирање CFM.
апликација_слика_1	Хардверски дизајн Quartus II file што го заменува app_image_2 за време на далечинско надградба на системот.
апликација_слика_2	Кодот на софтверската апликација Nios II делува како контролер за дизајнот на системот за далечинско надградба.
Remote_system_upgrade.в
фабрика_апликација1.поф	Програмирање Quartus II file што се состои од фабричка слика и апликација слика 1, да се програмира во CFM0 и CFM1 и CFM2 соодветно на почетната stage.
factory_application1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

Референтниот дизајн обезбедува едноставна апликација која ги имплементира основните карактеристики на далечинска конфигурација во системи базирани на Nios II за MAX 10 FPGA уреди. Интерфејсот UART вклучен во комплетот за развој MAX 10 FPGA се користи заедно со јадрото Altera UART IP за да обезбеди функционалност за далечинско конфигурирање.

Поврзани информации

Референтен дизајн Files

Далечинска надградба на системот со MAX 10 FPGA надview

Со одликата за далечинско надградба на системот, подобрувањата и поправките на грешки за уредите FPGA може да се вршат од далечина. Во опкружување со вграден систем, фирмверот треба често да се ажурира преку различни типови на протокол, како што се UART, Ethernet и I2C. Кога вградениот систем вклучува FPGA, ажурирањата на фирмверот може да вклучуваат ажурирања на хардверската слика на FPGA.
Уредите MAX10 FPGA обезбедуваат можност за складирање до две конфигурациски слики што дополнително ја подобруваат одликата за далечинска надградба на системот. Една од сликите ќе биде резервната слика што ќе се вчита ако се појави грешка на тековната слика.

Кратенки

Табела 1: Список на кратенки

Опис на кратенката
Авалон-ММ	Авалон меморија-мапирано
CFM	Конфигурациска флеш меморија
GUI	Графички кориснички интерфејс
ICB	Бит за конфигурација за иницијализација
КАРТА/.мапа	Мемориска карта File
Nios II EDS	Поддршка за пакет за вграден дизајн на Nios II
PFL	Паралелно јадро на IP натоварувач на Flash
ПОФ/.поф	Програмерски објект File

• Интел корпорација. Сите права се задржани. Зборовите и логоата на Intel, логото на Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus и Stratix се заштитни знаци на Intel Corporation или нејзините подружници во САД и/или други земји. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не презема никаква одговорност или одговорност што произлегува од апликацијата или користењето на какви било информации, производ или услуга опишани овде, освен како што е изрично писмено договорено од Интел. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги.
• Други имиња и брендови може да се бараат како сопственост на други.

Предуслов

Кратенка QSPI	Опис Квад сериски периферен интерфејс
RPD/.rpd	Необработени податоци за програмирање
SBT	Алатки за изградба на софтвер
СОФ/.соф	Објект SRAM File
УАРТ	Универзален асинхрон приемник/предавател
UFM	Корисничка флеш меморија

Предуслов

• Примената на овој референтен дизајн бара од вас да го имате наведеното ниво на знаење или искуство во следните области:
• Работно познавање на Nios II системите и алатките за нивно градење. Овие системи и алатки ги вклучуваат софтверот Quartus® II, Qsys и Nios II EDS.
• Познавање на методологиите и алатките за конфигурација на Intel FPGA, како што се внатрешната конфигурација MAX 10 FPGA, функцијата за далечинско надградба на системот и PFL.

Барања

• Следниве се барањата за хардвер и софтвер за референтниот дизајн:
• Комплет за развој MAX 10 FPGA
• Quartus II верзија 15.0 со Nios II EDS
• Компјутер со работен UART драјвер и интерфејс
• Било кој бинарен/хексадецимален file уредник

Референтен дизајн Files

Табела 2: Дизајн FileВклучено во референтниот дизајн

File Име Фабричка_слика	Опис • Quartus II хардверски дизајн file да се складира во CFM0. • Резервната слика/фабричка слика што ќе се користи кога ќе се појави грешка при преземањето на сликата на апликацијата.
апликација_слика_1	• Quartus II хардверски дизајн file да се складира во CFM1 и CFM2.(1) • Почетната слика на апликацијата вчитана во уредот.

1. Во режимот на конфигурација на слики со двојна конфигурација, CFM1 и CFM2 се комбинираат во едно складирање CFM.

File Име апликација_слика_2	Опис Хардверски дизајн Quartus II file што го заменува app_image_2 за време на далечинско надградба на системот.
Remote_system_ upgrade.в	Код за софтверска апликација Nios II делува како контролер за дизајнот на системот за далечинско надградба.
Далечински Terminal.exe	• Извршна file со GUI. • Функционира како терминал за интеракција на домаќинот со комплетот за развој MAX 10 FPGA. • Испраќа програмски податоци преку UART. • Изворниот код за овој терминал е вклучен.

Табела 3: Мајстор FileВклучено во референтниот дизајн

Можете да ги користите овие мајстори files за референтниот дизајн без да се состави дизајнот files.

File Име   factory_application1.pof factory_application1.rpd	Опис Програмирање Quartus II file што се состои од фабричка слика и слика 1 на апликацијата, кои треба да се програмираат во CFM0 и CFM1 и CFM2 соодветно на почетните stage.
factory_application2.pof factory_application2.rpd	• програмирање Quartus II file што се состои од фабричка слика и слика на апликацијата 2. • Сликата на апликацијата 2 ќе се извади подоцна за да ја замени сликата 1 на апликацијата при далечинска надградба на системот, наречена application_ image_2.rpd подолу.
application_image_1.rpd	Квартус II необработени податоци за програмирање file кои содржат само слика 1 на апликацијата.
application_image_2.rpd	Квартус II необработени податоци за програмирање file што содржи само слика 2 на апликацијата.
Nios_application.pof	• Програмирање file што се состои Nios II процесорска софтверска апликација .hex file само. • Да се ​​програмира во надворешен QSPI блиц.
пфл.соф	• Quartus II .соф кои содржат PFL. • Програмиран во QSPI блиц на комплет за развој MAX 10 FPGA.

Референтен дизајн Функционален опис

Процесор Nios II Gen2

• Процесорот Nios II Gen2 во референтниот дизајн ги има следните функции:
• Магистрален уред кој се справува со сите операции на интерфејсот со јадрото Altera On-Chip Flash IP, вклучувајќи читање, пишување и бришење.
• Обезбедува алгоритам во софтверот за примање на програмскиот бит-стрим од домаќин компјутер и активирање на реконфигурација преку IP-јадрото со двојна конфигурација.
• Треба соодветно да го поставите векторот за ресетирање на процесорот. Ова е за да се осигури дека процесорот го подига точниот код на апликацијата или од UFM или од надворешен QSPI блиц.
• Забелешка: Ако кодот на апликацијата Nios II е голем, Intel препорачува да го зачувате кодот на апликацијата во надворешниот блиц QSPI. Во овој референтен дизајн, векторот за ресетирање покажува кон надворешниот блиц QSPI каде што е зачуван кодот на апликацијата Nios II.

Поврзани информации

• Упатство за развој на хардвер Nios II Gen2
• Обезбедува повеќе информации за развојот на Nios II Gen2 процесорот.

Altera On-Chip Flash IP Core

• Јадрото Altera On-Chip Flash IP функционира како интерфејс за процесорот Nios II за да се изврши операција за читање, пишување или бришење на CFM и UFM. Јадрото Altera On-Chip Flash IP ви овозможува пристап, бришење и ажурирање на CFM со нов проток на битови за конфигурација. Уредувачот на параметрите Altera On-Chip Flash IP прикажува однапред одреден опсег на адреси за секој мемориски сектор.

Поврзани информации

• Altera On-Chip Flash IP Core
• Обезбедува повеќе информации за Altera On-Chip Flash IP Core.

Altera двојна конфигурација IP-јадро

• Може да го користите јадрото Altera Dual Configuration IP за пристап до далечинскиот блок за надградба на системот во MAX 10 FPGA уреди. Јадрото Altera Dual Configuration IP ви овозможува да активирате реконфигурација откако ќе се преземе новата слика.

Поврзани информации

• Altera двојна конфигурација IP-јадро
• Обезбедува повеќе информации за Altera Dual Configuration IP Core

Altera UART IP Core

• Јадрото UART IP овозможува комуникација на сериски текови на знаци помеѓу вграден систем во MAX 10 FPGA и надворешен уред. Како Avalon-MM господар, Nios II процесорот комуницира со UART IP-јадрото, кое е Avalon-MM slave. Оваа комуникација се врши со читање и запишување на контроли и регистри на податоци.
• Јадрото го имплементира тајмингот на протоколот RS-232 и ги обезбедува следниве карактеристики:
• прилагодлива брзина на бауд, паритет, стоп и битови за податоци
• опционални RTS/CTS сигнали за контрола на протокот

Поврзани информации

• UART Јадро
• Обезбедува повеќе информации за UART Core.

Генеричко IP-јадро на Quad SPI контролер

• Generic Quad SPI Controller IP-јадрото функционира како интерфејс помеѓу MAX 10 FPGA, надворешниот блиц и вградениот QSPI блиц. Јадрото обезбедува пристап до блицот QSPI преку операции за читање, пишување и бришење.
  Кога апликацијата Nios II ќе се прошири со повеќе инструкции, на file големината на шеснаесетникот file генерирана од апликацијата Nios II ќе биде поголема. Надвор од одредено ограничување на големината, UFM нема да има доволен простор за складирање на шеснаесетникот на апликацијата file. За да го решите ова, можете да го користите надворешниот блиц QSPI достапен на комплетот за развој MAX 10 FPGA за да ја зачувате апликацијата хекс. file.

Дизајн на софтверска апликација Nios II EDS

• Референтниот дизајн вклучува код за апликација за софтвер Nios II што го контролира дизајнот на системот за далечинско надградба. Кодот на софтверската апликација Nios II одговара на терминалот домаќин преку UART со извршување на специфични инструкции.

Ажурирање на слики од апликацијата од далечина

• Откако ќе пренесете програмски бит-стрим file користејќи го далечинскиот терминал, софтверската апликација Nios II е дизајнирана да го направи следново:

1. Поставете го контролниот регистар на јадрото Altera On-Chip Flash IP за да не го заштити секторот CFM1 и 2.
2. Изведете операција за бришење сектор на CFM1 и CFM2. Софтверот го испитува статусниот регистар на јадрото Altera On-Chip Flash IP за да обезбеди успешно бришење е завршено.
3. Примајте 4 бајти бит-стрим одеднаш од stdin. Стандардниот влез и излез може да се користат за примање податоци директно од терминалот на домаќинот и излез за печатење на него. Видови стандардни опции за влез и излез може да се постават преку BSP Editor во алатката Nios II Eclipse Build.
4. Го менува редот на битови за секој бајт.
   • Забелешка: Поради конфигурацијата на Altera On-Chip Flash IP Core, секој бајт на податоци треба да се преврти пред да се запише во CFM.
5. Започнете да пишувате 4 бајти податоци одеднаш во CFM1 и CFM2. Овој процес продолжува до крајот на програмскиот бит-стрим.
6. Го испитува статусниот регистар на Altera On-Chip Flash IP за да обезбеди успешна работа за пишување. Испраќа порака за да покаже дека преносот е завршен.
   • Забелешка: Ако операцијата за запишување не успее, терминалот ќе го запре процесот на испраќање на бит-стрим и ќе генерира порака за грешка.
7. Го поставува контролниот регистар повторно да ги заштитува CFM1 и CFM2 за да спречи каква било несакана операција за запишување.

Поврзани информации

• Поф Генерација преку Конвертирај програмирање Fileна
• Обезбедува информации за создавање rpd files за време на програмирањето конвертирај files.

Активирање на реконфигурација од далечина

• Откако ќе ја изберете операцијата за реконфигурација на активирањето во далечинскиот терминал на домаќинот, софтверската апликација Nios II ќе го направи следново:

1. Примајте ја командата од стандарден влез.
2. Започнете ја реконфигурацијата со следните две операции за запишување:

• Напишете 0x03 на офсет адресата од 0x01 во јадрото на IP со двојна конфигурација. Оваа операција ја препишува физичката игла CONFIG_SEL и ја поставува Сликата 1 како следна слика за конфигурација на подигање.
• Напишете 0x01 на офсет адресата од 0x00 во јадрото на IP со двојна конфигурација. Оваа операција активира реконфигурација на сликата на апликацијата во CFM1 и CFM2

Преглед на референтен дизајн

Генерирање на програмирање Files

• Треба да го генерирате следното програмирање files пред да можете да ја користите далечинската надградба на системот на комплетот за развој MAX 10 FPGA:

За програмирање QSPI:

• соф-користете pfl.sof вклучен во референтниот дизајн или можете да изберете да креирате различен .sof кој содржи ваш сопствен PFL дизајн
• pof - конфигурација file генериран од .hex и програмиран во блицот QSPI.
• За далечинска надградба на системот:
• pof - конфигурација file генериран од .соф и програмиран во внатрешниот блиц.
• rpd-содржи податоците за внатрешен блиц што ги вклучува поставките за ICB, CFM0, CFM1 и UFM.
• карта-држи адресата за секој мемориски сектор на поставките на ICB, CFM0, CFM1 и UFM.

Генерирање files за програмирање QSPI

За генерирање на .pof file за програмирање QSPI, извршете ги следните чекори:

1. Изградете го проектот Nios II и генерирајте HEX file.
   • Забелешка: Погледнете во AN730: Методи за подигнување на процесор Nios II во MAX 10 уреди за информации за изградбата на проектот Nios II и генерирањето HEX file.
2. На File менито, кликнете Конвертирај програмирање Files.
3. Под Излезно програмирање file, изберете Програмер објект File (.pof) во Програмирањето file листа на типови.
4. Во списокот Режим, изберете 1-битна пасивна серија.
5. Во списокот со уреди за конфигурација, изберете CFI_512Mb.
6. Во File полето за име, наведете го file име за програмирање file сакате да создадете.
7. Во Влезот files за да ја конвертирате листата, отстранете го редот Опции и податоци SOF. Кликнете Додај хексадетични податоци и се појавува дијалог прозорец за Додај хексадецимален податок. Во полето Add Hex Data, изберете Absolute addressing и вметнете го .hex file генерирана од Nios II EDS Build Tools.
8. Откако ќе се постават сите поставки, кликнете Генерирај за да генерирате поврзано програмирање file.

Поврзани информации

AN730: Методи за подигнување на процесор Nios II во MAX 10 FPGA уреди
Генерирање files за далечинско надградба на системот

За генерирање на .pof, .map и .rpd files за далечинско надградба на системот, извршете ги следните чекори:

1. Вратете ги Factory_image, application_image_1 и application_image_2 и компајлирајте ги сите три дизајни.
2. Генерира два .pof files опишани во следната табела:
   • Забелешка: Видете .pof Генерирање преку Конвертирај програмирање Files за чекори на генерирање .поф files.
3. Отворете го app2.rpd користејќи кој било хексадецимален уредник.
4. Во хексадетичниот уредувач, изберете го блокот за бинарни податоци врз основа на поместувањето на почетокот и на крајот со повикување на .мапата file. Почетното и крајното поместување за уредот 10M50 е соодветно 0x12000 и 0xB9FFF. Копирајте го овој блок во нов file и зачувајте го во различен .rpd file. Овој нов .rpd file содржи само слика 2 на апликацијата.

Поф Генерација преку Конвертирај програмирање Files

Да се ​​конвертира .соф fileс до .поф files, следете ги овие чекори:

1. На File менито, кликнете Конвертирај програмирање Files.
2. Под Излезно програмирање file, изберете Програмер објект File (.pof) во Програмирањето file листа на типови.
3. Во списокот Режим, изберете Внатрешна конфигурација.
4. Во File полето за име, наведете го file име за програмирање file сакате да создадете.
5. За да генерирате мапа на меморија File (.map), вклучете Креирај мемориска карта File (Автоматски генерирај излез_file.мапа). .мапата ја содржи адресата на CFM и UFM со поставката ICB што ја поставивте преку опцијата Option/Boot Info.
6.  За да генерирате необработени податоци за програмирање (.rpd), вклучете Креирај податоци за конфигурација RPD (Генерирај излез_file_auto.rpd).
   Со помош на Memory Map File, можете лесно да ги идентификувате податоците за секој функционален блок во .rpd file. Можете исто така да ги извадите флеш-податоците за програмски алатки од трети страни или да ги ажурирате конфигурацијата или податоците за корисникот преку Altera On-Chip Flash IP-а.
7. .sof може да се додаде преку Внесување files за да конвертирате листа и можете да додадете до два .sof files.
   • За далечински цели за надградба на системот, можете да ги задржите оригиналните податоци од страницата 0 во .pof и да ги замените податоците од страницата 1 со нови .sof file. За да го направите ова, треба да го додадете .pof file на страница 0, тогаш
     додадете .sof страница, а потоа додадете ја новата .sof file до
8. Откако ќе се постават сите поставки, кликнете Генерирај за да генерирате поврзано програмирање file.

Програмирање на QSPI

За да го програмирате кодот на апликацијата Nios II во блицот QSPI, направете ги следниве чекори:

1. На комплетот за развој MAX 10 FPGA, префрлете го MAX10_BYPASSn на 0 за да го заобиколите вградениот VTAP (MAX II) уред.
2. Поврзете го кабелот за преземање Intel FPGA (порано USB Blaster) на JTAG заглавие.
3. Во прозорецот Програмер, кликнете Hardware Setup и изберете USB Blaster.
4. Во списокот Режим, изберете JTAG.
5. Кликнете на копчето Автоматско откривање на левиот панел.
6. Изберете го уредот што ќе се програмира и кликнете Додај File.
7. Изберете го pfl.sof.
8. Кликнете на Start за да започнете со програмирање.
9. Откако програмирањето е успешно, без исклучување на плочата, повторно кликнете на копчето Автоматско откривање на левиот панел. Ќе видите QSPI_512Mb блиц како се појавува во прозорецот на програмерот.
10. Изберете го уредот QSPI и кликнете Додај File.
11. Изберете го .pof file генерирана претходно од .хекс file.
12. Кликнете на Start за да започнете со програмирање на блицот QSPI.

Програмирање на FPGA со почетна слика користејќи JTAG

Мора да го програмирате app1.pof во FPGA како почетна слика на уредот. За да го програмирате app1.pof во FPGA, направете ги следните чекори:

1. Во прозорецот Програмер, кликнете Hardware Setup и изберете USB Blaster.
2. Во списокот Режим, изберете JTAG.
3. Кликнете на копчето Автоматско откривање на левиот панел.
4. Изберете го уредот што ќе се програмира и кликнете Додај File.
5. Изберете ја апликацијата1.pof.
6. Кликнете на Start за да започнете со програмирање.

Ажурирање на сликата и активирање на реконфигурација користејќи UART

За далечински да го конфигурирате вашиот комплет за развој MAX10 FPGA, направете ги следниве чекори:

1. Забелешка: Пред да започнете, проверете го следново:
   • иглата CONFIG_SEL на таблата е поставена на 0
   • портата UART на вашата табла е поврзана со вашиот компјутер
   • Отворете Remote Terminal.exe и се отвора интерфејсот Remote Terminal.
2. Кликнете на Поставки и ќе се појави прозорецот за поставки за сериска порта.
3. Поставете ги параметрите на далечинскиот терминал да одговараат на поставките за UART избрани во јадрото Quartus II UART IP. Откако ќе заврши поставувањето, кликнете OK.
4. Притиснете го копчето nCONFIG на комплетот за развој или внесете 1 во полето за текст Испрати, а потоа притиснете Enter.
   • На терминалот ќе се појави список со избор на работа, како што е прикажано подолу:
   • Забелешка: За да изберете операција, внесете го бројот во полето за текст Испрати, а потоа притиснете Enter.
5. За да ја ажурирате сликата на апликацијата 1 со сликата на апликацијата 2, изберете операција 2. Ќе ви биде побарано да вметнете почетна и крајна адреса на CFM1 и CFM2.
   • Забелешка: Адресата прикажана на мапата file вклучува поставки за ICB, CFM и UFM, но Altera On-Chip
   • Flash IP може да пристапи само CFM и UFM. Оттука, постои поместување на адресата помеѓу адресата прикажана на картата file и прозорец со параметри на Altera On-Chip Flash IP.
6. Внесете ја адресата врз основа на адресата наведена во прозорецот за параметар Altera On-Chip Flash IP.
   • Бришењето автоматски ќе започне откако ќе ја внесете крајната адреса.
7. По успешното бришење, ќе ви биде побарано да внесете програмирање .rpd file за апликација слика 2.
   • За да поставите слика, кликнете ИспратиFile копче, а потоа изберете .rpd што ја содржи само сликата на апликацијата 2 и кликнете Отвори.
   • Забелешка: Освен сликата на апликацијата 2, можете да ја користите секоја нова слика што сакате да ја ажурирате во уредот.
   • Процесот на ажурирање ќе започне директно и ќе можете да го следите напредокот преку терминалот. Менито за операции ќе ве поттикне Готово и сега можете да ја изберете следната операција.
8. За да ја активирате реконфигурацијата, изберете операција 4. Можете да го набљудувате однесувањето на LED диодата што ја покажува различната слика вчитана во уредот.

Слика	Статус на LED (Активно ниско)
Фабричка слика	01010
Слика 1 на апликацијата	10101
Слика 2 на апликацијата	01110

Историја на ревизија на документи

Датум	Верзија	Промени
февруари 2017 година	2017.02.21	Ребрендиран како Интел.
јуни 2015 година	2015.06.15	Почетно ослободување.

Документи / ресурси

intel MAX 10 FPGA уреди преку UART со Nios II процесор [pdf] Упатство за корисникот MAX 10 FPGA уреди преку UART со Nios II процесор, MAX 10 FPGA уреди, преку UART со Nios II процесор, преку UART, Nios II процесор UART, Nios II, процесор UART

Референци

• Упатство за употреба