intel MAX 10 FPGA uređaji preko UART-a sa Nios II procesorom

Informacije o proizvodu

Referentni dizajn pruža jednostavnu aplikaciju koja implementira osnovne funkcije daljinske konfiguracije u sistemima baziranim na Nios II za MAX 10 FPGA uređaje. UART sučelje uključeno u MAX 10 FPGA Development Kit se koristi zajedno sa Altera UART IP jezgrom kako bi se osigurala funkcionalnost daljinske konfiguracije. MAX10 FPGA uređaji pružaju mogućnost pohranjivanja do dvije slike konfiguracije koje dodatno poboljšavaju funkciju daljinske nadogradnje sistema.

Skraćenice

Skraćenica	Opis
Avalon-MM	Avalon memorija mapirana konfiguracija Flash memorija
CFM	Grafičko korisničko sučelje
ICB	Bit konfiguracije inicijalizacije
MAP/.mapa	Mapa memorije File
Nios II EDS	Podrška za Nios II Embedded Design Suite
PFL	Parallel Flash Loader IP jezgro
POF/.pof	Programer Object File
QSPI	Quad serijski periferni interfejs
RPD/.rpd	Sirovi podaci o programiranju
SBT	Alati za izradu softvera
SOF/.sof	SRAM objekat File
CART	Univerzalni asinhroni prijemnik/predajnik
UFM	Korisnička fleš memorija

Upute za upotrebu proizvoda

Preduvjet

Primjena ovog referentnog dizajna zahtijeva da imate naznačeni nivo znanja ili iskustva u sljedećim oblastima:

Zahtjevi:

Slijede hardverski i softverski zahtjevi za referentni dizajn:

Referentni dizajn Files

File Ime	Opis
Factory_image	U režimu konfiguracije slika sa dvostrukom konfiguracijom, CFM1 i CFM2 kombinuju se u jedno skladište CFM.
app_image_1	Dizajn hardvera Quartus II file koji zamjenjuje app_image_2 tokom udaljene nadogradnje sistema.
app_image_2	Kod softverske aplikacije Nios II djeluje kao kontroler za dizajn sistema daljinske nadogradnje.
Remote_system_upgrade.c
factory_application1.pof	Programiranje Quartus II file koji se sastoji od fabričke slike i slika aplikacije 1, programirati u CFM0 i CFM1 i CFM2 odnosno na početnom stage.
factory_application1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

Referentni dizajn pruža jednostavnu aplikaciju koja implementira osnovne funkcije daljinske konfiguracije u Nios II baziranim sistemima za MAX 10 FPGA uređaje. UART sučelje uključeno u MAX 10 FPGA Development Kit se koristi zajedno sa Altera UART IP jezgrom kako bi se osigurala funkcionalnost daljinske konfiguracije.

Povezane informacije

Referentni dizajn Files

Daljinska nadogradnja sistema sa MAX 10 FPGA prekoview

Sa funkcijom daljinske nadogradnje sistema, poboljšanja i ispravke grešaka za FPGA uređaje mogu se obaviti na daljinu. U okruženju ugrađenog sistema, firmver se mora često ažurirati preko različitih tipova protokola, kao što su UART, Ethernet i I2C. Kada ugrađeni sistem uključuje FPGA, ažuriranja firmvera mogu uključivati ​​ažuriranja hardverske slike na FPGA.
MAX10 FPGA uređaji pružaju mogućnost pohranjivanja do dvije slike konfiguracije koje dodatno poboljšavaju funkciju daljinske nadogradnje sistema. Jedna od slika će biti rezervna slika koja se učitava ako dođe do greške u trenutnoj slici.

Skraćenice

Tabela 1: Lista skraćenica

Skraćenica Opis
Avalon-MM	Avalon Memory-Mapped
CFM	Konfiguracija fleš memorije
GUI	Grafičko korisničko sučelje
ICB	Bit konfiguracije inicijalizacije
MAP/.mapa	Mapa memorije File
Nios II EDS	Podrška za Nios II Embedded Design Suite
PFL	Parallel Flash Loader IP jezgro
POF/.pof	Programer Object File

• Intel Corporation. Sva prava zadržana. Intel, Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus i Stratix riječi i logotipi su zaštitni znakovi Intel Corporation ili njenih podružnica u SAD-u i/ili drugim zemljama. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.
• Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Preduvjet

Skraćenica QSPI	Opis Quad serijski periferni interfejs
RPD/.rpd	Sirovi podaci o programiranju
SBT	Alati za izradu softvera
SOF/.sof	SRAM objekat File
UART	Univerzalni asinhroni prijemnik/predajnik
UFM	Korisnička fleš memorija

Preduvjet

• Primjena ovog referentnog dizajna zahtijeva da imate naznačeni nivo znanja ili iskustva u sljedećim oblastima:
• Radno poznavanje Nios II sistema i alata za njihovu izgradnju. Ovi sistemi i alati uključuju softver Quartus® II, Qsys i Nios II EDS.
• Poznavanje metodologija i alata za konfiguraciju Intel FPGA, kao što je interna konfiguracija MAX 10 FPGA, funkcija daljinske nadogradnje sistema i PFL.

Zahtjevi

• Slijede hardverski i softverski zahtjevi za referentni dizajn:
• MAX 10 FPGA razvojni komplet
• Quartus II verzija 15.0 sa Nios II EDS
• Računar sa ispravnim UART drajverom i interfejsom
• Bilo koji binarni/heksadecimalni file urednik

Referentni dizajn Files

Tabela 2: Dizajn Files Uključeno u referentni dizajn

File Ime Factory_image	Opis • Quartus II dizajn hardvera file biti pohranjen u CFM0. • Rezervna slika/fabrička slika koja će se koristiti kada dođe do greške u preuzimanju slike aplikacije.
app_image_1	• Quartus II dizajn hardvera file biti pohranjen u CFM1 i CFM2.(1) • Početna slika aplikacije učitana u uređaj.

1. U režimu konfiguracije slika sa dvostrukom konfiguracijom, CFM1 i CFM2 se kombinuju u jedno skladište CFM.

File Ime app_image_2	Opis Dizajn hardvera Quartus II file koji zamjenjuje app_image_2 tokom udaljene nadogradnje sistema.
Remote_system_ upgrade.c	Kod softverske aplikacije Nios II koji djeluje kao kontroler za dizajn sistema za daljinsku nadogradnju.
Remote Terminal.exe	• Izvršni file sa GUI. • Funkcionira kao terminal za interakciju hosta sa razvojnim kompletom MAX 10 FPGA. • Šalje podatke o programiranju kroz UART. • Izvorni kod za ovaj terminal je uključen.

Tabela 3: Master Files Uključeno u referentni dizajn

Možete koristiti ove majstore files za referentni dizajn bez kompajliranja dizajna files.

File Ime   factory_application1.pof factory_application1.rpd	Opis Programiranje Quartus II file koji se sastoji od fabričke slike i slike aplikacije 1, koji se programiraju u CFM0 i CFM1 i CFM2 respektivno na početnim stage.
factory_application2.pof factory_application2.rpd	• Quartus II programiranje file koji se sastoji od tvorničke slike i slike aplikacije 2. • Slika aplikacije 2 će biti izdvojena kasnije kako bi zamenila sliku aplikacije 1 tokom udaljene nadogradnje sistema, pod nazivom application_ image_2.rpd ispod.
application_image_1.rpd	Quartus II neobrađeni programski podaci file koji sadrže samo sliku aplikacije 1.
application_image_2.rpd	Quartus II neobrađeni programski podaci file koji sadrži samo sliku aplikacije 2.
Nios_application.pof	• Programiranje file koji se sastoji od softverske aplikacije Nios II procesora .hex file samo. • Programirati u eksterni QSPI blic.
pfl.sof	• Quartus II .sof koji sadrže PFL. • Programirano u QSPI flash na MAX 10 FPGA razvojnom kompletu.

Referentni dizajn Funkcionalni opis

Procesor Nios II Gen2

• Procesor Nios II Gen2 u referentnom dizajnu ima sljedeće funkcije:
• Master sabirnice koji upravlja svim operacijama interfejsa sa Altera On-Chip Flash IP jezgrom uključujući čitanje, pisanje i brisanje.
• Pruža algoritam u softveru za primanje programskog toka bitova sa glavnog računala i pokretanje rekonfiguracije putem IP jezgra Dual Configuration.
• U skladu s tim morate postaviti vektor resetiranja procesora. Ovo je da bi se osiguralo da procesor pokreće ispravan aplikacioni kod sa UFM ili eksternog QSPI flash.
• Napomena: Ako je kod aplikacije Nios II velik, Intel preporučuje da pohranite kod aplikacije u eksterni QSPI flash. U ovom referentnom dizajnu, vektor resetovanja pokazuje na eksterni QSPI fleš gde je pohranjen Nios II kod aplikacije.

Povezane informacije

• Vodič za razvoj hardvera za Nios II Gen2
• Pruža više informacija o razvoju Nios II Gen2 procesora.

Altera On-Chip Flash IP Core

• Altera On-Chip Flash IP jezgro funkcioniše kao interfejs za Nios II procesor za obavljanje operacija čitanja, pisanja ili brisanja na CFM i UFM. Altera On-Chip Flash IP jezgro vam omogućava da pristupite, izbrišete i ažurirate CFM sa novim konfiguracionim protokom bitova. Altera On-Chip Flash uređivač IP parametara pokazuje unaprijed određeni raspon adresa za svaki memorijski sektor.

Povezane informacije

• Altera On-Chip Flash IP Core
• Pruža više informacija o Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Možete koristiti Altera Dual Configuration IP jezgro za pristup bloku za nadogradnju udaljenog sistema u MAX 10 FPGA uređajima. Altera Dual Configuration IP jezgro vam omogućava da pokrenete rekonfiguraciju nakon što se nova slika preuzme.

Povezane informacije

• Altera Dual Configuration IP Core
• Pruža više informacija o Altera Dual Configuration IP Core

Altera UART IP Core

• UART IP jezgro omogućava komunikaciju serijskih tokova znakova između ugrađenog sistema u MAX 10 FPGA i eksternog uređaja. Kao Avalon-MM master, Nios II procesor komunicira sa UART IP jezgrom, koje je Avalon-MM slave. Ova komunikacija se vrši čitanjem i pisanjem kontrolnih i podataka registara.
• Jezgro implementira mjerenje vremena RS-232 protokola i pruža sljedeće karakteristike:
• podesiva brzina prijenosa, paritet, stop i bitovi podataka
• opcioni RTS/CTS signali za kontrolu protoka

Povezane informacije

• UART Core
• Pruža više informacija o UART Core.

Generički Quad SPI kontroler IP Core

• Generic Quad SPI Controller IP jezgro funkcioniše kao interfejs između MAX 10 FPGA, eksternog blica i ugrađenog QSPI blica. Jezgro pruža pristup QSPI flash-u kroz operacije čitanja, pisanja i brisanja.
  Kada se aplikacija Nios II proširi s još uputstava, file veličina hex file generiran iz Nios II aplikacije će biti veći. Iza određenog ograničenja veličine, UFM neće imati dovoljno prostora za pohranjivanje heksadecimalnog zapisa aplikacije file. Da biste to riješili, možete koristiti eksterni QSPI flash dostupan u MAX 10 FPGA razvojnom kompletu za pohranjivanje heksadecimalne aplikacije file.

Dizajn softverske aplikacije Nios II EDS

• Referentni dizajn uključuje softversku aplikaciju Nios II koja kontroliše dizajn sistema daljinske nadogradnje. Kod softverske aplikacije Nios II odgovara na host terminal preko UART-a izvršavanjem specifičnih instrukcija.

Daljinsko ažuriranje slika aplikacije

• Nakon što ste prenijeli programski tok bitova file koristeći Remote Terminal, softverska aplikacija Nios II dizajnirana je za sljedeće:

1. Podesite Altera On-Chip Flash IP core Control Register da poništite zaštitu CFM1 & 2 sektora.
2. Izvrši operaciju brisanja sektora na CFM1 i CFM2. Softver ispituje registar statusa Altera On-Chip Flash IP jezgra kako bi osigurao da je uspješno brisanje završeno.
3. Primajte 4 bajta toka bitova odjednom od stdin. Standardni ulaz i izlaz se mogu koristiti za primanje podataka direktno sa glavnog terminala i štampanje izlaza na njega. Tipovi standardnih ulaznih i izlaznih opcija mogu se postaviti kroz BSP Editor u Nios II Eclipse Build alatu.
4. Obrće redoslijed bitova za svaki bajt.
   • Napomena: Zbog konfiguracije Altera On-Chip Flash IP Core, svaki bajt podataka mora biti obrnut prije nego što se upiše u CFM.
5. Počnite upisivati ​​4 bajta podataka odjednom u CFM1 i CFM2. Ovaj proces se nastavlja do kraja programiranja toka bitova.
6. Anketira statusni registar Altera On-Chip Flash IP da bi se osigurala uspješna operacija pisanja. Traži poruku koja označava da je prijenos završen.
   • Napomena: Ako operacija pisanja ne uspije, terminal će zaustaviti proces slanja toka bitova i generirati poruku o grešci.
7. Postavlja kontrolni registar da ponovo zaštiti CFM1 i CFM2 kako bi spriječio bilo kakvu neželjenu operaciju pisanja.

Povezane informacije

• pof Generacija kroz programiranje konverzije Files on
• Pruža informacije o kreiranju rpd-a files tokom konvertiranja programiranja files.

Pokretanje rekonfiguracije na daljinu

• Nakon što odaberete operaciju rekonfiguracije pokretača u udaljenom terminalu domaćina, softverska aplikacija Nios II će učiniti sljedeće:

1. Primite naredbu sa standardnog unosa.
2. Započnite rekonfiguraciju sa sljedeće dvije operacije pisanja:

• Upišite 0x03 na ofset adresu 0x01 u jezgru Dual Configuration IP. Ova operacija prepisuje fizički CONFIG_SEL pin i postavlja sliku 1 kao sljedeću sliku konfiguracije pokretanja.
• Upišite 0x01 na ofset adresu 0x00 u jezgru Dual Configuration IP. Ova operacija pokreće rekonfiguraciju slike aplikacije u CFM1 i CFM2

Referentni dizajn Walkthrough

Generiranje programiranja Files

• Morate generirati sljedeće programiranje files prije nego što budete mogli koristiti udaljenu nadogradnju sistema na MAX 10 FPGA razvojnom kompletu:

Za QSPI programiranje:

• sof—upotreba pfl.sof uključen u referentni dizajn ili možete izabrati da kreirate drugačiji .sof koji sadrži vaš vlastiti PFL dizajn
• pof—konfiguracija file generiran iz .hex i programiran u QSPI flash.
• Za daljinska nadogradnja sistema:
• pof—konfiguracija file generiran iz .sof-a i programiran u interni flash.
• rpd—sadrži podaci za interni blic koji uključuje ICB postavke, CFM0, CFM1 i UFM.
• mapa — drži adresa za svaki memorijski sektor ICB postavki, CFM0, CFM1 i UFM.

Generiranje files za QSPI programiranje

Za generiranje .pof file za QSPI programiranje, izvršite sljedeće korake:

1. Izgradite Nios II projekat i generirajte HEX file.
   • Napomena: Pogledajte AN730: Metode pokretanja Nios II procesora u MAX 10 uređaja za informacije o izgradnji Nios II projekta i generiranju HEX-a file.
2. Na File u meniju kliknite na Pretvori programiranje Files.
3. Pod Izlazno programiranje file, odaberite Programer Object File (.pof) u programiranju file lista tipova.
4. Na listi Mode izaberite 1-bit Passive Serial.
5. Na listi uređaja za konfiguraciju izaberite CFI_512Mb.
6. U File ime, navedite file naziv za programiranje file želite da kreirate.
7. U Input files da biste konvertovali listu, uklonite red sa podacima o opcijama i SOF. Kliknite Dodaj heksadecimalni podatak i pojaviće se dijaloški okvir Dodaj heksadecimalne podatke. U polju Dodaj heksadecimalni podatak izaberite Apsolutno adresiranje i umetnite .hex file generisan iz Nios II EDS Build Tools.
8. Nakon što su postavljene sve postavke, kliknite na Generiraj da biste generisali povezano programiranje file.

Povezane informacije

AN730: Metode pokretanja procesora Nios II u MAX 10 FPGA uređaja
Generiranje files za udaljenu nadogradnju sistema

Za generiranje .pof, .map i .rpd files za udaljenu nadogradnju sistema, izvršite sljedeće korake:

1. Vratite Factory_image, application_image_1 i application_image_2 i kompajlirajte sva tri dizajna.
2. Generirajte dva .pof fileopisano u sljedećoj tabeli:
   • Napomena: Pogledajte .pof Generisanje kroz programiranje konverzije Files za korake za generiranje .pof files.
3. Otvorite app2.rpd koristeći bilo koji heksadecimalni uređivač.
4. U heksadecimalnom uređivaču odaberite blok binarnih podataka na osnovu početne i krajnje pomake pozivajući se na .map file. Početni i krajnji pomak za 10M50 uređaj je 0x12000 i 0xB9FFF respektivno. Kopirajte ovaj blok u novi file i sačuvajte ga u drugom .rpd-u file. Ovaj novi .rpd file sadrži samo sliku aplikacije 2.

pof Generacija kroz programiranje konverzije Files

Za pretvaranje .sof files do .pof files, slijedite ove korake:

1. Na File u meniju kliknite na Pretvori programiranje Files.
2. Pod Izlazno programiranje file, odaberite Programer Object File (.pof) u programiranju file lista tipova.
3. Na listi Mode izaberite Interna konfiguracija.
4. U File ime, navedite file naziv za programiranje file želite da kreirate.
5. Za generiranje memorijske karte File (.map), uključite Kreiraj mapu memorije File (Automatsko generiranje izlaza_file.mapa). .map sadrži adresu CFM-a i UFM-a sa ICB postavkom koju ste postavili putem opcije Option/Boot Info.
6.  Za generiranje neobrađenih programskih podataka (.rpd), uključite Kreiraj konfiguracijske podatke RPD (generiraj izlaz_file_auto.rpd).
   Uz pomoć Memory Map File, možete lako identificirati podatke za svaki funkcionalni blok u .rpd-u file. Također možete izdvojiti flash podatke za programske alate treće strane ili ažurirati konfiguraciju ili korisničke podatke putem Altera On-Chip Flash IP adrese.
7. .sof se može dodati putem Inputa files da konvertujete listu i možete dodati do dva .sof files.
   • Za potrebe daljinske nadogradnje sistema, možete zadržati originalne podatke stranice 0 u .pof i zamijeniti podatke stranice 1 novim .sof file. Da biste ovo izvršili, morate dodati .pof file onda na stranici 0
     dodajte .sof stranicu, a zatim dodajte novu .sof file to
8. Nakon što su postavljene sve postavke, kliknite na Generiraj da biste generisali povezano programiranje file.

Programiranje QSPI

Za programiranje koda aplikacije Nios II u QSPI flash, izvršite sljedeće korake:

1. Na MAX 10 FPGA razvojnom kompletu, prebacite MAX10_BYPASSn na 0 da biste zaobišli ugrađeni VTAP (MAX II) uređaj.
2. Povežite Intel FPGA kabl za preuzimanje (ranije USB Blaster) na JTAG header.
3. U prozoru programatora kliknite na Hardware Setup i izaberite USB Blaster.
4. Na listi Mode izaberite JTAG.
5. Kliknite na dugme Auto Detect na lijevom oknu.
6. Odaberite uređaj koji želite programirati i kliknite Dodaj File.
7. Odaberite pfl.sof.
8. Kliknite na Start da započnete programiranje.
9. Nakon što je programiranje uspješno, bez isključivanja ploče, ponovo kliknite na dugme Auto Detect na lijevom oknu. Videćete da se QSPI_512Mb fleš pojavljuje u prozoru programatora.
10. Odaberite QSPI uređaj i kliknite na Dodaj File.
11. Odaberite .pof file prethodno generiran iz .hex file.
12. Kliknite na Start da započnete programiranje QSPI flash.

Programiranje FPGA sa početnom slikom pomoću JTAG

Morate programirati app1.pof u FPGA kao početnu sliku uređaja. Da programirate app1.pof u FPGA, izvršite sljedeće korake:

1. U prozoru programatora kliknite na Hardware Setup i izaberite USB Blaster.
2. Na listi Mode izaberite JTAG.
3. Kliknite na dugme Auto Detect na lijevom oknu.
4. Odaberite uređaj koji želite programirati i kliknite Dodaj File.
5. Odaberite app1.pof.
6. Kliknite na Start da započnete programiranje.

Ažuriranje slike i pokretanje rekonfiguracije pomoću UART-a

Da daljinski konfigurirate svoj MAX10 FPGA razvojni komplet, izvršite sljedeće korake:

1. Napomena: Prije nego što počnete, provjerite sljedeće:
   • CONFIG_SEL pin na ploči je postavljen na 0
   • UART port vaše ploče je povezan sa vašim računarom
   • Otvorite Remote Terminal.exe i otvoriće se interfejs Remote Terminal.
2. Kliknite na Postavke i pojavit će se prozor postavki serijskog porta.
3. Postavite parametre udaljenog terminala tako da odgovaraju UART postavkama odabranim u Quartus II UART IP jezgri. Nakon što je podešavanje završeno, kliknite na OK.
4. Pritisnite dugme nCONFIG na razvojnom kompletu ili unesite 1 u polje za tekst Pošalji, a zatim pritisnite Enter.
   • Na terminalu će se pojaviti lista izbora operacija, kao što je prikazano u nastavku:
   • Napomena: Da biste odabrali operaciju, unesite broj u polje Pošalji, a zatim pritisnite Enter.
5. Da biste ažurirali sliku aplikacije 1 sa slikom aplikacije 2, izaberite operaciju 2. Od vas će biti zatraženo da unesete početnu i krajnju adresu CFM1 i CFM2.
   • Napomena: Adresa prikazana na mapi file uključuje ICB postavke, CFM i UFM, ali Altera On-Chip
   • Flash IP može pristupiti samo CFM i UFM. Dakle, postoji pomak adrese između adrese prikazane na mapi file i Altera On-Chip Flash IP parametarski prozor.
6. Unesite adresu na osnovu adrese specificirane u prozoru Altera On-Chip Flash IP parametara.
   • Brisanje će automatski početi nakon što unesete završnu adresu.
7. Nakon uspješnog brisanja, od vas će biti zatraženo da unesete programski .rpd file za sliku aplikacije 2.
   • Za otpremanje slike kliknite na PošaljiFile dugme, a zatim izaberite .rpd koji sadrži samo sliku aplikacije 2 i kliknite na Otvori.
   • Napomena: Osim slike aplikacije 2, možete koristiti bilo koju novu sliku koju želite ažurirati na uređaju.
   • Proces ažuriranja će započeti direktno i možete pratiti napredak kroz terminal. Operacijski meni će zatražiti Gotovo i sada možete odabrati sljedeću operaciju.
8. Da biste pokrenuli rekonfiguraciju, izaberite operaciju 4. Možete posmatrati ponašanje LED-a koje ukazuje na različitu sliku učitanu u uređaj.

Slika	Status LED (aktivno nisko)
Factory Image	01010
Slika aplikacije 1	10101
Slika aplikacije 2	01110

Istorija revizija dokumenta

Datum	Verzija	Promjene
februar 2017	2017.02.21	Rebrendiran u Intel.
juna 2015	2015.06.15	Prvo izdanje.

Dokumenti / Resursi

intel MAX 10 FPGA uređaji preko UART-a sa Nios II procesorom [pdf] Korisnički priručnik MAX 10 FPGA uređaja preko UART sa Nios II procesorom, MAX 10 FPGA uređaja, preko UART sa Nios II procesorom, preko UART, Nios II procesor UART, Nios II, procesor UART

Reference

• Uputstvo za upotrebu