intel MAX 10 FPGA-enheder over UART med Nios II-processoren

Produktinformation

Referencedesignet giver en enkel applikation, der implementerer grundlæggende fjernkonfigurationsfunktioner i Nios II-baserede systemer til MAX 10 FPGA-enheder. UART-interfacet, der er inkluderet i MAX 10 FPGA-udviklingssættet, bruges sammen med Altera UART IP-kerne til at levere fjernkonfigurationsfunktionaliteten. MAX10 FPGA-enheder giver mulighed for at gemme op til to konfigurationsbilleder, som yderligere forbedrer fjernsystemopgraderingsfunktionen.

Forkortelser

Forkortelse	Beskrivelse
Avalon-MM	Avalon Memory-Mapped Konfiguration Flash-hukommelse
CFM	Grafisk brugerflade
ICB	Initialiseringskonfigurationsbit
MAP/.map	Hukommelseskort File
Nios II EDS	Nios II Embedded Design Suite Support
PFL	Parallel Flash Loader IP-kerne
POF/.pof	Programmeringsobjekt File
QSPI	Quad seriel perifert interface
RPD/.rpd	Rå programmeringsdata
SBT	Softwarebyggeværktøjer
SOF/.sof	SRAM objekt File
VOGN	Universal asynkron modtager/sender
UFM	Bruger flash-hukommelse

Produktbrugsvejledning

Forudsætning

Anvendelsen af ​​dette referencedesign kræver, at du har det angivne niveau af viden eller erfaring inden for følgende områder:

Krav:

Følgende er hardware- og softwarekravene til referencedesignet:

Referencedesign Files

File Navn	Beskrivelse
Fabriksbillede	I dobbelt konfigurationsbilleder konfigurationstilstand, CFM1 og CFM2 kombineres til et enkelt CFM-lager.
app_billede_1	Quartus II hardware design file der erstatter app_image_2 under en fjernsystemopgradering.
app_billede_2	Nios II software applikationskode fungerer som controller for fjernopgraderingssystemets design.
Remote_system_upgrade.c
fabriksapplikation1.pof	Quartus II programmering file der består af fabriksbillede og applikationsbillede 1, der skal programmeres til CFM0 og CFM1 & CFM2 henholdsvis i de indledende stage.
fabriksapplikation1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

Referencedesignet giver en enkel applikation, der implementerer grundlæggende fjernkonfigurationsfunktioner i Nios II-baserede systemer til MAX 10 FPGA-enheder. UART-interfacet, der er inkluderet i MAX 10 FPGA-udviklingssættet, bruges sammen med Altera UART IP-kerne til at levere fjernkonfigurationsfunktionaliteten.

Relateret information

Referencedesign Files

Fjernsystemopgradering med MAX 10 FPGA Overview

Med fjernsystemopgraderingsfunktionen kan forbedringer og fejlrettelser til FPGA-enheder udføres eksternt. I et indlejret systemmiljø skal firmwaren opdateres hyppigt over de forskellige typer protokol, såsom UART, Ethernet og I2C. Når det indlejrede system inkluderer en FPGA, kan firmwareopdateringer omfatte opdateringer af hardwarebilledet på FPGA.
MAX10 FPGA-enheder giver mulighed for at gemme op til to konfigurationsbilleder, som yderligere forbedrer fjernsystemopgraderingsfunktionen. Et af billederne vil være backup-billedet, der indlæses, hvis der opstår en fejl i det aktuelle billede.

Forkortelser

Tabel 1: Liste over forkortelser

Forkortelse Beskrivelse
Avalon-MM	Avalon Hukommelseskortlagt
CFM	Konfiguration af flash-hukommelse
GUI	Grafisk brugerflade
ICB	Initialiseringskonfigurationsbit
MAP/.map	Hukommelseskort File
Nios II EDS	Nios II Embedded Design Suite Support
PFL	Parallel Flash Loader IP-kerne
POF/.pof	Programmeringsobjekt File

• Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus og Stratix-ord og -logoer er varemærker tilhørende Intel Corporation eller dets datterselskaber i USA og/eller andre lande. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester.
• Andre navne og mærker kan hævdes som andres ejendom.

Forudsætning

Forkortelse QSPI	Beskrivelse Quad seriel perifert interface
RPD/.rpd	Rå programmeringsdata
SBT	Softwarebyggeværktøjer
SOF/.sof	SRAM objekt File
UART	Universal asynkron modtager/sender
UFM	Bruger flash-hukommelse

Forudsætning

• Anvendelsen af ​​dette referencedesign kræver, at du har det angivne niveau af viden eller erfaring inden for følgende områder:
• Arbejdskendskab til Nios II-systemer og værktøjerne til at bygge dem. Disse systemer og værktøjer omfatter Quartus® II-softwaren, Qsys og Nios II EDS.
• Kendskab til Intel FPGA-konfigurationsmetoder og -værktøjer, såsom den interne MAX 10 FPGA-konfiguration, fjernsystemopgraderingsfunktion og PFL.

Krav

• Følgende er hardware- og softwarekravene til referencedesignet:
• MAX 10 FPGA udviklingssæt
• Quartus II version 15.0 med Nios II EDS
• En computer med en fungerende UART-driver og interface
• Enhver binær/hexadecimal file redaktør

Referencedesign Files

Tabel 2: Design Files Inkluderet i referencedesignet

File Navn Fabriksbillede	Beskrivelse • Quartus II hardwaredesign file skal gemmes i CFM0. • Reservebilledet/fabriksbilledet, der skal bruges, når fejlen opstår i download af applikationsbilledet.
app_billede_1	• Quartus II hardwaredesign file skal opbevares i CFM1 og CFM2.(1) • Det første programbillede, der er indlæst i enheden.

1. I billedkonfigurationstilstand med dobbelt konfiguration kombineres CFM1 og CFM2 til et enkelt CFM-lager.

File Navn app_billede_2	Beskrivelse Quartus II hardware design file der erstatter app_image_2 under fjernsystemopgradering.
Fjernsystem_opgradering.c	Nios II-softwareapplikationskode, der fungerer som controller for fjernopgraderingssystemdesignet.
Remote Terminal.exe	• Eksekverbar file med en GUI. • Fungerer som terminal for værten til at interagere med MAX 10 FPGA-udviklingskit. • Sender programmeringsdata gennem UART. • Kildekoden til denne terminal er inkluderet.

Tabel 3: Mester Files Inkluderet i referencedesignet

Du kan bruge disse master files for referencedesignet uden at kompilere designet files.

File Navn   fabriksapplikation1.pof fabriksapplikation1.rpd	Beskrivelse Quartus II programmering file der består af fabriksbillede og applikationsbillede 1, der skal programmeres til henholdsvis CFM0 og CFM1 & CFM2 ved de indledende s.tage.
fabriksapplikation2.pof fabriksapplikation2.rpd	• Quartus II programmering file der består af fabriksbillede og applikationsbillede 2. • Applikationsbillede 2 udpakkes senere for at erstatte applikationsbillede 1 under fjernsystemopgradering, kaldet application_image_2.rpd nedenfor.
application_image_1.rpd	Quartus II rå programmeringsdata file der kun indeholder applikationsbillede 1.
application_image_2.rpd	Quartus II rå programmeringsdata file der kun indeholder applikationsbillede 2.
Nios_application.pof	• Programmering file som består af Nios II-processorsoftwareapplikation .hex file kun. • Skal programmeres til ekstern QSPI-flash.
pfl.sof	• Quartus II .sof indeholdende PFL. • Programmeret ind i QSPI flash på MAX 10 FPGA udviklingskit.

Reference Design Funktionsbeskrivelse

Nios II Gen2 processor

• Nios II Gen2-processoren i referencedesignet har følgende funktioner:
• En bus-master, som håndterer alle grænsefladeoperationer med Altera On-Chip Flash IP-kernen inklusive læsning, skrivning og sletning.
• Giver en algoritme i softwaren til at modtage programmeringsbitstrømmen fra en værtscomputer og udløse rekonfiguration gennem Dual Configuration IP-kernen.
• Du skal indstille processorens nulstillingsvektor i overensstemmelse hermed. Dette er for at sikre, at processoren starter den korrekte applikationskode fra enten UFM eller ekstern QSPI flash.
• Note: Hvis Nios II-applikationskoden er stor, anbefaler Intel, at du gemmer applikationskoden i den eksterne QSPI-flash. I dette referencedesign peger nulstillingsvektoren på det eksterne QSPI-flash, hvor Nios II-applikationskoden er gemt.

Relateret information

• Nios II Gen2 hardwareudviklingsvejledning
• Giver flere oplysninger om udvikling af Nios II Gen2-processor.

Altera On-Chip Flash IP Core

• Altera On-Chip Flash IP-kernen fungerer som en grænseflade for Nios II-processoren til at udføre en læse-, skrive- eller sletteoperation til CFM og UFM. Altera On-Chip Flash IP-kernen giver dig mulighed for at få adgang til, slette og opdatere CFM'en med en ny konfigurationsbitstream. Altera On-Chip Flash IP-parametereditoren viser et forudbestemt adresseområde for hver hukommelsessektor.

Relateret information

• Altera On-Chip Flash IP Core
• Giver flere oplysninger om Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Du kan bruge Altera Dual Configuration IP-kernen til at få adgang til fjernsystemopgraderingsblokken i MAX 10 FPGA-enheder. Altera Dual Configuration IP-kernen giver dig mulighed for at udløse rekonfiguration, når det nye billede er blevet downloadet.

Relateret information

• Altera Dual Configuration IP Core
• Giver flere oplysninger om Altera Dual Configuration IP Core

Altera UART IP Core

• UART IP-kernen tillader kommunikation af serielle tegnstrømme mellem et indlejret system i MAX 10 FPGA og en ekstern enhed. Som en Avalon-MM-master kommunikerer Nios II-processoren med UART IP-kernen, som er en Avalon-MM-slave. Denne kommunikation sker ved at læse og skrive kontrol- og dataregistre.
• Kernen implementerer RS-232 protokol timing og giver følgende funktioner:
• justerbar baudrate, paritet, stop og databit
• valgfri RTS/CTS flowkontrolsignaler

Relateret information

• UART kerne
• Giver flere oplysninger om UART Core.

Generisk Quad SPI Controller IP Core

• Den generiske Quad SPI Controller IP-kerne fungerer som en grænseflade mellem MAX 10 FPGA, den eksterne flash og den indbyggede QSPI-flash. Kernen giver adgang til QSPI-flash gennem læse-, skrive- og slettehandlinger.
  Når Nios II-applikationen udvides med flere instruktioner, file sekskantets størrelse file genereret fra Nios II-applikationen vil være større. Ud over en vis størrelsesgrænse vil UFM ikke have tilstrækkelig plads til at opbevare applikationens hex file. For at løse dette kan du bruge den eksterne QSPI-flash, der er tilgængelig på MAX 10 FPGA-udviklingssættet til at gemme applikationens hex file.

Nios II EDS softwareapplikationsdesign

• Referencedesignet inkluderer Nios II-softwareapplikationskode, der styrer fjernopgraderingssystemets design. Nios II-softwareapplikationskoden svarer til værtsterminalen gennem UART ved at udføre specifikke instruktioner.

Fjernopdatering af applikationsbilleder

• Når du har transmitteret en programmeringsbitstrøm file ved at bruge Remote Terminal, er Nios II-softwareapplikationen designet til at gøre følgende:

1. Indstil Altera On-Chip Flash IP-kernekontrolregisteret til at fjerne beskyttelsen af ​​CFM1- og 2-sektoren.
2. Udfør sektorsletning på CFM1 og CFM2. Softwaren poller statusregistret for Altera On-Chip Flash IP-kernen for at sikre, at sletningen er gennemført.
3. Modtag 4 bytes bitstream ad gangen fra stdin. Standard input og output kan bruges til at modtage data direkte fra værtsterminalen og printe output på den. Typer af standard input- og outputindstillinger kan indstilles gennem BSP Editor i Nios II Eclipse Build-værktøjet.
4. Vendter bitrækkefølgen for hver byte.
   • Note: På grund af konfigurationen af ​​Altera On-Chip Flash IP Core skal hver byte af data vendes, før den skrives ind i CFM.
5. Begynd at skrive 4 bytes data ad gangen ind i CFM1 og CFM2. Denne proces fortsætter indtil slutningen af ​​programmeringsbitstrømmen.
6. Poller statusregistret for Altera On-Chip Flash IP for at sikre en vellykket skriveoperation. Spørger en meddelelse for at angive, at transmissionen er fuldført.
   • Note: Hvis skriveoperationen mislykkes, vil terminalen standse bitstream-afsendelsesprocessen og generere en fejlmeddelelse.
7. Indstiller kontrolregistret til at genbeskytte CFM1 og CFM2 for at forhindre enhver uønsket skrivehandling.

Relateret information

• pof Generering gennem Konverteringsprogrammering Fileer på
• Giver oplysninger om oprettelse af rpd files under konverteringsprogrammering files.

Udløser omkonfiguration på afstand

• Når du har valgt at udløse rekonfigurationsoperation i værts-fjernterminalen, vil Nios II-softwareapplikationen gøre følgende:

1. Modtag kommandoen fra standardinput.
2. Start omkonfigurationen med følgende to skriveoperationer:

• Skriv 0x03 til offsetadressen 0x01 i Dual Configuration IP-kernen. Denne handling overskriver den fysiske CONFIG_SEL-pin og indstiller billede 1 som det næste boot-konfigurationsbillede.
• Skriv 0x01 til offset-adressen på 0x00 i Dual Configuration IP-kernen. Denne handling udløser omkonfiguration til applikationsbillede i CFM1 og CFM2

Reference Design Walkthrough

Generering af programmering Files

• Du skal generere følgende programmering files før du kan bruge fjernsystemopgraderingen på MAX 10 FPGA Development Kit:

For QSPI-programmering:

• blød—brug pfl.sof inkluderet i referencedesignet, eller du kan vælge at oprette en anden .sof indeholdende dit eget PFL design
• pof—konfiguration file genereret fra en .hex og programmeret ind i QSPI-flashen.
• For fjernsystemopgradering:
• pof—konfiguration file genereret fra en .sof og programmeret ind i den interne flash.
• rpd — indeholder dataene for intern flash, som inkluderer ICB-indstillinger, CFM0, CFM1 og UFM.
• kort — holder adressen for hver hukommelsessektor af ICB-indstillinger, CFM0, CFM1 og UFM.

Genererer files til QSPI-programmering

For at generere .pof file for QSPI-programmering skal du udføre følgende trin:

1. Byg Nios II Project og generer HEX file.
   • Note: Se AN730: Nios II-processoropstartsmetoder i MAX 10-enheder for information om opbygning af Nios II-projekt og generering af HEX file.
2. På File menuen, klik på Konverter programmering Files.
3. Under Output programmering file, vælg Programmer Object File (.pof) i programmeringen file type liste.
4. I tilstandslisten skal du vælge 1-bit Passive Serial.
5. Vælg CFI_512Mb på listen Konfigurationsenheder.
6. I den File navnefelt, angiv file navn på programmeringen file du vil oprette.
7. I inputtet files for at konvertere listen, fjern rækken Indstillinger og SOF-data. Klik på Tilføj hex-data, og en dialogboks Tilføj hex-data vises. I feltet Tilføj hex-data skal du vælge Absolut adressering og indsætte .hex file genereret fra Nios II EDS Build Tools.
8. Når alle indstillinger er indstillet, skal du klikke på Generer for at generere relateret programmering file.

Relateret information

AN730: Nios II-processoropstartsmetoder i MAX 10 FPGA-enheder
Genererer files til fjernsystemopgradering

For at generere .pof, .map og .rpd fileFor fjernsystemopgradering skal du udføre følgende trin:

1. Gendan Factory_image, application_image_1 og application_image_2, og kompiler alle tre designs.
2. Generer to .pof fileer beskrevet i følgende tabel:
   • Note: Se .pof-generering gennem konverteringsprogrammering Files for trin til generering af .pof files.
3. Åbn app2.rpd ved hjælp af en hvilken som helst hex-editor.
4. I hex-editoren skal du vælge den binære datablok baseret på start- og slutoffset ved at henvise til .map file. Start- og slutforskydningen for 10M50-enheden er henholdsvis 0x12000 og 0xB9FFF. Kopier denne blok til en ny file og gem det i en anden .rpd file. Denne nye .rpd file indeholder kun applikationsbillede 2.

pof Generering gennem Konverteringsprogrammering Files

At konvertere .sof files til .pof files, følg disse trin:

1. På File menuen, klik på Konverter programmering Files.
2. Under Output programmering file, vælg Programmer Object File (.pof) i programmeringen file type liste.
3. I tilstandslisten skal du vælge Intern konfiguration.
4. I den File navnefelt, angiv file navn på programmeringen file du vil oprette.
5. For at generere et hukommelseskort File (.map), slå Opret hukommelseskort til File (Auto generer output_file.kort). .kortet indeholder adressen på CFM og UFM med den ICB-indstilling, som du indstiller via indstillingen Option/Boot Info.
6.  For at generere en rå programmeringsdata (.rpd), skal du aktivere Opret konfigurationsdata RPD (Generer output_file_auto.rpd).
   Ved hjælp af Memory Map File, kan du nemt identificere dataene for hver funktionsblok i .rpd file. Du kan også udtrække flashdataene til tredjeparts programmeringsværktøjer eller opdatere konfigurationen eller brugerdataene via Altera On-Chip Flash IP.
7. .sof kan tilføjes via input files for at konvertere listen, og du kan tilføje op til to .sof files.
   • Til fjernsystemopgraderingsformål kan du beholde de originale side 0-data i .pof og erstatte side 1-data med nye .sof file. For at udføre dette skal du tilføje .pof file på side 0, så
     tilføj .sof-side, og tilføj derefter den nye .sof file til
8. Når alle indstillinger er indstillet, skal du klikke på Generer for at generere relateret programmering file.

Programmering af QSPI

For at programmere Nios II-applikationskoden i QSPI-flashen skal du udføre følgende trin:

1. På MAX 10 FPGA Development Kit skal du skifte MAX10_BYPASSn til 0 for at omgå indbygget VTAP (MAX II) enhed.
2. Tilslut Intel FPGA-downloadkablet (tidligere USB Blaster) til JTAG overskrift.
3. I programmeringsvinduet skal du klikke på Hardwareopsætning og vælge USB Blaster.
4. I tilstandslisten skal du vælge JTAG.
5. Klik på knappen Automatisk registrering i venstre rude.
6. Vælg den enhed, der skal programmeres, og klik på Tilføj File.
7. Vælg pfl.sof.
8. Klik på Start for at starte programmeringen.
9. Når programmeringen er vellykket, uden at slukke for boardet, skal du klikke på knappen Auto Detect i venstre rude igen. Du vil se en QSPI_512Mb flash vises i programmeringsvinduet.
10. Vælg QSPI-enheden, og klik på Tilføj File.
11. Vælg .pof file genereret tidligere fra .hex file.
12. Klik på Start for at begynde at programmere QSPI-flashen.

Programmering af FPGA med indledende billede ved hjælp af JTAG

Du skal programmere app1.pof ind i FPGA'en som enhedens indledende billede. For at programmere app1.pof ind i FPGA'en skal du udføre følgende trin:

1. I programmeringsvinduet skal du klikke på Hardwareopsætning og vælge USB Blaster.
2. I tilstandslisten skal du vælge JTAG.
3. Klik på knappen Automatisk registrering i venstre rude.
4. Vælg den enhed, der skal programmeres, og klik på Tilføj File.
5. Vælg app1.pof.
6. Klik på Start for at starte programmeringen.

Opdatering af billede og udløsning af rekonfiguration ved hjælp af UART

For at fjernkonfigurere dit MAX10 FPGA-udviklingssæt skal du udføre følgende trin:

1. Note: Før du starter, skal du sikre dig følgende:
   • CONFIG_SEL-stiften på kortet er sat til 0
   • dit boards UART-port er forbundet til din computer
   • Åbn Remote Terminal.exe, og Remote Terminal-grænsefladen åbnes.
2. Klik på Indstillinger, og vinduet med indstillinger for seriel port vises.
3. Indstil parametrene for fjernterminalen til at matche UART-indstillingerne valgt i Quartus II UART IP-kernen. Når indstillingen er fuldført, skal du klikke på OK.
4. Tryk på knappen nCONFIG på udviklingssættet eller indtast 1 i tekstboksen Send, og tryk derefter på Enter.
   • En liste over operationsvalg vises på terminalen, som vist nedenfor:
   • Note: For at vælge en handling skal du indtaste nummeret i tekstboksen Send og derefter trykke på Enter.
5. For at opdatere applikationsbillede 1 med applikationsbillede 2 skal du vælge operation 2. Du vil blive bedt om at indsætte start- og slutadressen for CFM1 og CFM2.
   • Note: Adressen vist på kortet file inkluderer ICB-indstillinger, CFM og UFM men Altera On-Chip
   • Flash IP kan kun få adgang til CFM og UFM. Derfor er der en adresseforskydning mellem adressen vist på kortet file og Altera On-Chip Flash IP-parametervindue.
6. Indtast adressen baseret på den adresse, der er angivet i Altera On-Chip Flash IP-parametervinduet.
   • Sletningen starter automatisk, når du har indtastet slutadressen.
7. Efter vellykket sletning bliver du bedt om at indtaste programmering .rpd file til applikationsbillede 2.
   • For at uploade billede skal du klikke på SendFile knappen, og vælg derefter den .rpd, der kun indeholder applikationsbillede 2, og klik på Åbn.
   • Note: Ud over applikationsbillede 2 kan du bruge ethvert nyt billede, som du ønsker at opdatere til enheden.
   • Opdateringsprocessen starter direkte, og du kan overvåge fremskridtene gennem terminalen. Betjeningsmenuen vil bede Udført, og du kan nu vælge den næste handling.
8. For at udløse rekonfiguration skal du vælge operation 4. Du kan observere LED-adfærden, der angiver det forskellige billede, der er indlæst i enheden.

Billede	LED-status (aktiv lav)
Fabriksbillede	01010
Applikationsbillede 1	10101
Applikationsbillede 2	01110

Revisionshistorik for dokument

Dato	Version	Ændringer
februar 2017	2017.02.21	Omdøbt som Intel.
juni 2015	2015.06.15	Første udgivelse.

Dokumenter/ressourcer

intel MAX 10 FPGA-enheder over UART med Nios II-processoren [pdfBrugervejledning MAX 10 FPGA-enheder over UART med Nios II-processoren, MAX 10 FPGA-enheder, Over UART med Nios II-processoren, Over UART, Nios II-processoren UART, Nios II, Processor UART

Referencer

• Brugermanual