intel MAX 10 FPGA Devices Over UART با پردازنده Nios II

اطلاعات محصول

طراحی مرجع یک برنامه کاربردی ساده ارائه می دهد که ویژگی های اصلی پیکربندی از راه دور را در سیستم های مبتنی بر Nios II برای دستگاه های MAX 10 FPGA پیاده سازی می کند. رابط UART موجود در کیت توسعه MAX 10 FPGA همراه با هسته IP Altera UART برای ارائه عملکرد پیکربندی از راه دور استفاده می شود. دستگاه های MAX10 FPGA قابلیت ذخیره حداکثر دو تصویر پیکربندی را ارائه می دهند که ویژگی ارتقاء سیستم از راه دور را بیشتر می کند.

اختصارات

مخفف	توضیحات
Avalon-MM	حافظه فلش پیکربندی نقشه برداری با حافظه آوالون
CFM	رابط کاربری گرافیکی
ICB	بیت پیکربندی اولیه
MAP/.map	نقشه حافظه File
Nios II EDS	پشتیبانی از مجموعه طراحی جاسازی شده Nios II
PFL	هسته IP Flash Loader موازی
POF/.pof	شی برنامه نویس File
QSPI	رابط جانبی سریال چهارگانه
RPD/.rpd	داده های برنامه نویسی خام
SBT	ابزارهای ساخت نرم افزار
SOF/.sof	شیء SRAM File
سبد خرید	گیرنده/فرستنده ناهمزمان جهانی
UFM	فلش مموری کاربر

دستورالعمل استفاده از محصول

پیش نیاز

استفاده از این طرح مرجع مستلزم داشتن سطح مشخص شده از دانش یا تجربه در زمینه های زیر است:

الزامات:

در زیر الزامات سخت افزاری و نرم افزاری برای طراحی مرجع آمده است:

طراحی مرجع Files

File نام	توضیحات
کارخانه_تصویر	در حالت پیکربندی تصاویر با پیکربندی دوگانه، CFM1 و CFM2 در یک فضای ذخیره سازی CFM ترکیب می شوند.
app_image_1	طراحی سخت افزار Quartus II file که جایگزین app_image_2 می شود در حین ارتقاء سیستم از راه دور
app_image_2	کد برنامه نرم افزار Nios II به عنوان کنترل کننده عمل می کند طراحی سیستم ارتقاء از راه دور
Remote_system_upgrade.c
factory_application1.pof	برنامه نویسی Quartus II file که شامل تصویر کارخانه و تصویر برنامه 1، برای برنامه ریزی به CFM0 و CFM1 و CFM2 به ترتیب در s اولیهtage.
factory_application1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

طراحی مرجع یک برنامه کاربردی ساده ارائه می دهد که ویژگی های اصلی پیکربندی از راه دور را در سیستم های مبتنی بر Nios II برای دستگاه های MAX 10 FPGA پیاده سازی می کند. رابط UART موجود در کیت توسعه MAX 10 FPGA همراه با هسته IP Altera UART برای ارائه عملکرد پیکربندی از راه دور استفاده می شود.

اطلاعات مرتبط

طراحی مرجع Files

ارتقاء سیستم از راه دور با حداکثر 10 FPGA Overview

با ویژگی ارتقای سیستم از راه دور، بهبود و رفع اشکال برای دستگاه های FPGA می تواند از راه دور انجام شود. در یک محیط سیستم جاسازی شده، سیستم عامل باید به طور مکرر از طریق انواع مختلف پروتکل، مانند UART، Ethernet و I2C به روز شود. هنگامی که سیستم تعبیه شده دارای یک FPGA باشد، به روز رسانی سیستم عامل می تواند شامل به روز رسانی تصویر سخت افزاری در FPGA باشد.
دستگاه های MAX10 FPGA قابلیت ذخیره حداکثر دو تصویر پیکربندی را ارائه می دهند که ویژگی ارتقاء سیستم از راه دور را بیشتر می کند. یکی از تصاویر، تصویر پشتیبان است که در صورت بروز خطا در تصویر فعلی بارگذاری می شود.

اختصارات

جدول 1: فهرست اختصارات

شرح اختصاری
Avalon-MM	Avalon Memory-Mapped
CFM	فلش مموری پیکربندی
رابط کاربری گرافیکی	رابط کاربری گرافیکی
ICB	بیت پیکربندی اولیه
MAP/.map	نقشه حافظه File
Nios II EDS	پشتیبانی از مجموعه طراحی جاسازی شده Nios II
PFL	هسته IP Flash Loader موازی
POF/.pof	شی برنامه نویس File

• شرکت اینتل تمامی حقوق محفوظ است. کلمات و آرم های Intel، آرم اینتل، Altera، Arria، Cyclone، Enpirion، MAX، Nios، Quartus و Stratix علائم تجاری شرکت اینتل یا شرکت های تابعه آن در ایالات متحده و/یا سایر کشورها هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان و بدون اطلاع قبلی، هر محصول و خدماتی را تغییر دهد. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، ندارد، مگر اینکه صراحتاً توسط اینتل به صورت کتبی با آن موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند.
• نام ها و مارک های دیگر ممکن است به عنوان دارایی دیگران ادعا شود.

پیش نیاز

مخفف QSPI	توضیحات رابط جانبی سریال چهارگانه
RPD/.rpd	داده های برنامه نویسی خام
SBT	ابزارهای ساخت نرم افزار
SOF/.sof	شیء SRAM File
UART	گیرنده/فرستنده ناهمزمان جهانی
UFM	فلش مموری کاربر

پیش نیاز

• استفاده از این طرح مرجع مستلزم داشتن سطح مشخص شده از دانش یا تجربه در زمینه های زیر است:
• دانش کار سیستم های Nios II و ابزارهای ساخت آنها. این سیستم ها و ابزارها شامل نرم افزار Quartus® II، Qsys و Nios II EDS هستند.
• آشنایی با روش ها و ابزارهای پیکربندی FPGA اینتل، مانند پیکربندی داخلی MAX 10 FPGA، ویژگی ارتقاء سیستم از راه دور و PFL.

الزامات

• در زیر الزامات سخت افزاری و نرم افزاری برای طراحی مرجع آمده است:
• کیت توسعه MAX 10 FPGA
• Quartus II نسخه 15.0 با Nios II EDS
• رایانه ای با درایور و رابط UART که کار می کند
• هر دودویی/هگزادسیمال file ویرایشگر

طراحی مرجع Files

جدول 2: طراحی Fileدر طراحی مرجع گنجانده شده است

File نام کارخانه_تصویر	توضیحات • طراحی سخت افزار Quartus II file در CFM0 ذخیره شود. • تصویر بازگشتی/تصویر کارخانه برای استفاده در هنگام بروز خطا در دانلود تصویر برنامه.
app_image_1	• طراحی سخت افزار Quartus II file در CFM1 و CFM2 ذخیره شود.(1) • تصویر برنامه اولیه بارگذاری شده در دستگاه.

1. در حالت پیکربندی تصاویر با پیکربندی دوگانه، CFM1 و CFM2 در یک فضای ذخیره سازی CFM ترکیب می شوند.

File نام app_image_2	توضیحات طراحی سخت افزار Quartus II file که در حین ارتقاء سیستم از راه دور جایگزین app_image_2 می شود.
Remote_system_ upgrade.c	کد برنامه نرم افزار Nios II که به عنوان کنترل کننده طراحی سیستم ارتقاء از راه دور عمل می کند.
Remote Terminal.exe	• قابل اجرا file با رابط کاربری گرافیکی • به عنوان پایانه میزبان برای تعامل با کیت توسعه MAX 10 FPGA عمل می کند. • داده های برنامه نویسی را از طریق UART ارسال می کند. • کد منبع برای این ترمینال گنجانده شده است.

جدول 3: استاد Fileدر طراحی مرجع گنجانده شده است

شما می توانید از این استاد استفاده کنید files برای طرح مرجع بدون کامپایل طرح files.

File نام   factory_application1.pof factory_application1.rpd	توضیحات برنامه نویسی Quartus II file که از تصویر کارخانه و تصویر کاربردی 1 تشکیل شده است که در ثانیه های اولیه به ترتیب در CFM0 و CFM1 و CFM2 برنامه ریزی می شود.tage.
factory_application2.pof factory_application2.rpd	• برنامه نویسی Quartus II file که از تصویر کارخانه و تصویر برنامه 2 تشکیل شده است. • تصویر برنامه 2 بعداً استخراج می شود تا جایگزین تصویر برنامه 1 در حین ارتقاء سیستم از راه دور شود که در زیر application_ image_2.rpd نام دارد.
application_image_1.rpd	داده های برنامه نویسی خام Quartus II file که فقط حاوی تصویر برنامه 1 هستند.
application_image_2.rpd	داده های برنامه نویسی خام Quartus II file که فقط شامل تصویر برنامه 2 است.
Nios_application.pof	• برنامه نويسي file که شامل برنامه نرم افزاری پردازنده Nios II .hex است file فقط • برای برنامه ریزی به فلش QSPI خارجی.
pfl.sof	• Quartus II .صف حاوی PFL • در کیت توسعه MAX 10 FPGA روی فلش QSPI برنامه ریزی شده است.

شرح عملکردی طراحی مرجع

پردازنده Nios II Gen2

• پردازنده Nios II Gen2 در طراحی مرجع دارای عملکردهای زیر است:
• یک گذرگاه اصلی که تمام عملیات رابط را با هسته IP Flash On-Chip Altera از جمله خواندن، نوشتن و پاک کردن انجام می دهد.
• الگوریتمی را در نرم افزار برای دریافت جریان بیت برنامه نویسی از رایانه میزبان و راه اندازی مجدد پیکربندی از طریق هسته IP پیکربندی دوگانه ارائه می دهد.
• بر این اساس باید بردار ریست پردازنده را تنظیم کنید. این کار برای اطمینان از اینکه پردازنده کد برنامه صحیح را از طریق فلش UFM یا QSPI خارجی بوت می کند.
• توجه: اگر کد برنامه Nios II بزرگ است، اینتل توصیه می کند که کد برنامه را در فلش خارجی QSPI ذخیره کنید. در این طرح مرجع، بردار تنظیم مجدد به فلاش QSPI خارجی اشاره می کند که کد برنامه Nios II در آن ذخیره می شود.

اطلاعات مرتبط

• آموزش ساخت سخت افزار Nios II Gen2
• اطلاعات بیشتری در مورد توسعه پردازنده Nios II Gen2 ارائه می دهد.

Altera On-Chip Flash IP Core

• هسته IP Flash On-Chip Altera به عنوان یک رابط برای پردازنده Nios II برای انجام عملیات خواندن، نوشتن یا پاک کردن CFM و UFM عمل می کند. هسته IP Flash On-Chip Altera به شما امکان می دهد با یک جریان بیت پیکربندی جدید به CFM دسترسی داشته باشید، آن را پاک کنید و به روز کنید. ویرایشگر پارامتر Altera On-Chip Flash IP یک محدوده آدرس از پیش تعیین شده برای هر بخش حافظه را نشان می دهد.

اطلاعات مرتبط

• Altera On-Chip Flash IP Core
• اطلاعات بیشتری در مورد Altera On-Chip Flash IP Core ارائه می دهد.

Altera Dual Configuration IP Core

• می توانید از هسته IP Altera Dual Configuration برای دسترسی به بلوک ارتقاء سیستم از راه دور در دستگاه های MAX 10 FPGA استفاده کنید. هسته IP Altera Dual Configuration به شما امکان می دهد پس از دانلود تصویر جدید پیکربندی مجدد را فعال کنید.

اطلاعات مرتبط

• Altera Dual Configuration IP Core
• اطلاعات بیشتری در مورد Altera Dual Configuration IP Core ارائه می دهد

Altera UART IP Core

• هسته IP UART امکان ارتباط جریان های شخصیت سریال بین یک سیستم تعبیه شده در MAX 10 FPGA و یک دستگاه خارجی را فراهم می کند. به عنوان یک Master Avalon-MM، پردازنده Nios II با هسته IP UART که یک برده Avalon-MM است ارتباط برقرار می کند. این ارتباط با خواندن و نوشتن کنترل و ثبت داده ها انجام می شود.
• هسته زمان بندی پروتکل RS-232 را پیاده سازی می کند و ویژگی های زیر را ارائه می دهد:
• نرخ باد قابل تنظیم، برابری، توقف و بیت های داده
• سیگنال های اختیاری کنترل جریان RTS/CTS

اطلاعات مرتبط

• هسته UART
• اطلاعات بیشتری در مورد UART Core ارائه می دهد.

هسته IP کنترلر چهار SPI عمومی

• هسته IP کنترلر Quad SPI Generic به عنوان یک رابط بین MAX 10 FPGA، فلاش خارجی و فلاش QSPI داخلی عمل می کند. هسته دسترسی به فلش QSPI را از طریق عملیات خواندن، نوشتن و پاک کردن فراهم می کند.
  هنگامی که برنامه Nios II با دستورالعمل های بیشتری گسترش می یابد، file اندازه هگز file تولید شده از برنامه Nios II بزرگتر خواهد بود. فراتر از یک محدودیت اندازه مشخص، UFM فضای کافی برای ذخیره هگز برنامه نخواهد داشت file. برای حل این مشکل، می توانید از فلاش خارجی QSPI موجود در کیت توسعه MAX 10 FPGA برای ذخیره هگز برنامه استفاده کنید. file.

طراحی نرم افزار Nios II EDS

• طراحی مرجع شامل کد برنامه نرم افزار Nios II است که طراحی سیستم ارتقاء از راه دور را کنترل می کند. کد برنامه نرم افزار Nios II از طریق UART با اجرای دستورالعمل های خاص به ترمینال میزبان پاسخ می دهد.

به روز رسانی تصاویر برنامه از راه دور

• پس از اینکه یک جریان بیت برنامه نویسی را منتقل کردید file با استفاده از ترمینال از راه دور، نرم افزار Nios II طراحی شده است که به شرح زیر است:

1. Altera On-Chip Flash IP Core Control Register را تنظیم کنید تا از بخش CFM1 & 2 محافظت نشود.
2. عملیات پاک کردن بخش را در CFM1 و CFM2 انجام دهید. این نرم افزار از ثبت وضعیت هسته IP Flash On-Chip Altera نظرسنجی می کند تا اطمینان حاصل شود که پاک کردن موفقیت آمیز انجام شده است.
3. 4 بایت جریان بیت را در یک زمان از stdin دریافت کنید. ورودی و خروجی استاندارد را می توان برای دریافت مستقیم داده ها از ترمینال میزبان و خروجی چاپ روی آن استفاده کرد. انواع گزینه های ورودی و خروجی استاندارد را می توان از طریق ویرایشگر BSP در ابزار Nios II Eclipse Build تنظیم کرد.
4. ترتیب بیت را برای هر بایت معکوس می کند.
   • توجه: با توجه به پیکربندی Altera On-Chip Flash IP Core، هر بایت داده قبل از نوشتن در CFM باید معکوس شود.
5. شروع به نوشتن 4 بایت داده در یک زمان در CFM1 و CFM2 کنید. این روند تا پایان بیت استریم برنامه نویسی ادامه می یابد.
6. ثبت وضعیت Altera On-Chip Flash IP را نظرسنجی می کند تا از عملیات نوشتن موفقیت آمیز اطمینان حاصل کند. پیامی را برای نشان دادن کامل شدن انتقال می‌فرستد.
   • توجه: اگر عملیات نوشتن ناموفق باشد، ترمینال فرآیند ارسال جریان بیت را متوقف می کند و یک پیام خطا ایجاد می کند.
7. ثبت کنترل را برای محافظت مجدد از CFM1 و CFM2 تنظیم می کند تا از هرگونه عملیات نوشتن ناخواسته جلوگیری کند.

اطلاعات مرتبط

• نسل pof از طریق برنامه نویسی تبدیل Fileدر
• اطلاعاتی در مورد ایجاد rpd ارائه می دهد files در طول برنامه نویسی تبدیل files.

راه اندازی پیکربندی مجدد از راه دور

• پس از اینکه عملیات پیکربندی مجدد ماشه را در ترمینال راه دور میزبان انتخاب کردید، برنامه نرم افزاری Nios II کارهای زیر را انجام می دهد:

1. دستور را از ورودی استاندارد دریافت کنید.
2. پیکربندی مجدد را با دو عملیات نوشتن زیر شروع کنید:

• 0x03 را به آدرس افست 0x01 در هسته IP پیکربندی دوگانه بنویسید. این عملیات پین فیزیکی CONFIG_SEL را بازنویسی می کند و تصویر 1 را به عنوان تصویر پیکربندی بوت بعدی تنظیم می کند.
• 0x01 را به آدرس افست 0x00 در هسته IP پیکربندی دوگانه بنویسید. این عملیات باعث پیکربندی مجدد تصویر برنامه در CFM1 و CFM2 می شود

راهنمای طراحی مرجع

تولید برنامه نویسی Files

• شما باید برنامه نویسی زیر را تولید کنید fileقبل از اینکه بتوانید از ارتقاء سیستم از راه دور در کیت توسعه MAX 10 FPGA استفاده کنید:

برای برنامه نویسی QSPI:

• نرم-استفاده کنید pfl.sof موجود در طرح مرجع یا می توانید انتخاب کنید که یک .sof متفاوت حاوی طرح PFL خودتان ایجاد کنید.
• pof-پیکربندی file از یک .hex تولید شده و در فلش QSPI برنامه ریزی شده است.
• برای ارتقاء سیستم از راه دور:
• pof-پیکربندی file از یک .sof تولید شده و در فلاش داخلی برنامه ریزی شده است.
• rpd - شامل داده های فلاش داخلی که شامل تنظیمات ICB، CFM0، CFM1 و UFM می شود.
• نقشه - نگه می دارد آدرس هر بخش حافظه تنظیمات ICB، CFM0، CFM1 و UFM.

در حال تولید files برای برنامه نویسی QSPI

برای تولید .pof file برای برنامه نویسی QSPI مراحل زیر را انجام دهید:

1. پروژه Nios II را بسازید و HEX را تولید کنید file.
   • توجه: برای اطلاعات در مورد ساخت پروژه Nios II و تولید HEX به AN730 مراجعه کنید: روش‌های راه‌اندازی پردازنده Nios II در دستگاه‌های MAX 10 file.
2. در File منو، روی Convert Programming کلیک کنید Files.
3. تحت برنامه نویسی خروجی file، برنامه نویس Object را انتخاب کنید File (.pof) در برنامه نویسی file لیست تایپ
4. در لیست Mode، 1-bit Passive Serial را انتخاب کنید.
5. در لیست پیکربندی دستگاه، CFI_512Mb را انتخاب کنید.
6. در File کادر نام را مشخص کنید file نام برنامه نویسی file شما می خواهید ایجاد کنید
7. در ورودی files برای تبدیل لیست، ردیف داده های Options و SOF را حذف کنید. روی Add Hex Data کلیک کنید و کادر محاوره ای Add Hex Data ظاهر می شود. در کادر Add Hex Data، Absolute addressing را انتخاب کرده و .hex را وارد کنید file تولید شده از Nios II EDS Build Tools.
8. پس از تنظیم همه تنظیمات، روی Generate کلیک کنید تا برنامه نویسی مرتبط تولید شود file.

اطلاعات مرتبط

AN730: روش‌های راه‌اندازی پردازنده Nios II در دستگاه‌های حداکثر 10 FPGA
در حال تولید files برای ارتقاء سیستم از راه دور

برای تولید .pof، .map و .rpd fileبرای ارتقای سیستم از راه دور، مراحل زیر را انجام دهید:

1. Factory_image، application_image_1 و application_image_2 را بازیابی کنید و هر سه طرح را کامپایل کنید.
2. تولید دو .pof fileدر جدول زیر توضیح داده شده است:
   • توجه: به .pof Generation از طریق Convert Programming مراجعه کنید Fileبرای مراحل تولید .pof files.
3. app2.rpd را با استفاده از هر ویرایشگر هگز باز کنید.
4. در ویرایشگر هگز، بلوک داده باینری را بر اساس آفست شروع و پایان با مراجعه به .map انتخاب کنید. file. آفست شروع و پایان برای دستگاه 10M50 به ترتیب 0x12000 و 0xB9FFF است. این بلوک را در یک بلوک جدید کپی کنید file و آن را در یک .rpd دیگر ذخیره کنید file. این .rpd جدید file فقط شامل تصویر برنامه 2 است.

نسل pof از طریق برنامه نویسی تبدیل Files

برای تبدیل .sof files به .pof files، این مراحل را دنبال کنید:

1. در File منو، روی Convert Programming کلیک کنید Files.
2. تحت برنامه نویسی خروجی file، برنامه نویس Object را انتخاب کنید File (.pof) در برنامه نویسی file لیست تایپ
3. در لیست حالت، پیکربندی داخلی را انتخاب کنید.
4. در File کادر نام را مشخص کنید file نام برنامه نویسی file شما می خواهید ایجاد کنید
5. برای ایجاد نقشه حافظه File (.map)، Create Memory Map را روشن کنید File (تولید خودکار خروجی_file.نقشه). نقشه . حاوی آدرس CFM و UFM با تنظیم ICB است که از طریق گزینه Option/Boot Info تنظیم کرده اید.
6.  برای تولید یک داده برنامه‌نویسی خام (rpd.)، Create config data RPD (تولید خروجی_) را روشن کنیدfile_auto.rpd).
   با کمک Memory Map File، می توانید به راحتی داده های هر بلوک عملکردی را در rpd. شناسایی کنید file. همچنین می‌توانید داده‌های فلش را برای ابزارهای برنامه‌نویسی شخص ثالث استخراج کنید یا پیکربندی یا داده‌های کاربر را از طریق Altera On-Chip Flash IP به‌روزرسانی کنید.
7. .sof را می توان از طریق Input اضافه کرد files برای تبدیل لیست و شما می توانید تا دو .sof اضافه کنید files.
   • برای اهداف ارتقای سیستم از راه دور، می‌توانید داده‌های اصلی صفحه 0 را در pof. نگه دارید و داده‌های صفحه 1 را با .sof جدید جایگزین کنید. file. برای انجام این کار، باید .pof را اضافه کنید file سپس در صفحه 0
     صفحه .sof را اضافه کنید، سپس .sof جدید را اضافه کنید file به
8. پس از تنظیم همه تنظیمات، روی Generate کلیک کنید تا برنامه نویسی مرتبط تولید شود file.

برنامه نویسی QSPI

برای برنامه ریزی کد برنامه Nios II در فلش QSPI، مراحل زیر را انجام دهید:

1. در کیت توسعه MAX 10 FPGA، MAX10_BYPASSn را روی 0 تغییر دهید تا دستگاه VTAP (MAX II) روی برد را دور بزنید.
2. کابل دانلود Intel FPGA (که قبلا USB Blaster بود) را به J وصل کنیدTAG هدر
3. در پنجره Programmer بر روی Hardware Setup کلیک کرده و USB Blaster را انتخاب کنید.
4. در لیست Mode، J را انتخاب کنیدTAG.
5. روی دکمه Auto Detect در سمت چپ کلیک کنید.
6. دستگاه مورد نظر برای برنامه ریزی را انتخاب کنید و روی Add کلیک کنید File.
7. pfl.sof را انتخاب کنید.
8. برای شروع برنامه نویسی روی Start کلیک کنید.
9. پس از موفقیت آمیز بودن برنامه نویسی، بدون خاموش کردن برد، دوباره روی دکمه Auto Detect در سمت چپ کلیک کنید. یک فلش QSPI_512Mb را در پنجره برنامه نویس خواهید دید.
10. دستگاه QSPI را انتخاب کرده و روی Add کلیک کنید File.
11. .pof را انتخاب کنید file قبلاً از .hex ایجاد شده است file.
12. برای شروع برنامه نویسی فلش QSPI روی Start کلیک کنید.

برنامه نویسی FPGA با تصویر اولیه با استفاده از JTAG

شما باید app1.pof را به عنوان تصویر اولیه دستگاه در FPGA برنامه ریزی کنید. برای برنامه ریزی app1.pof در FPGA، مراحل زیر را انجام دهید:

1. در پنجره Programmer بر روی Hardware Setup کلیک کرده و USB Blaster را انتخاب کنید.
2. در لیست Mode، J را انتخاب کنیدTAG.
3. روی دکمه Auto Detect در سمت چپ کلیک کنید.
4. دستگاه مورد نظر برای برنامه ریزی را انتخاب کنید و روی Add کلیک کنید File.
5. app1.pof را انتخاب کنید.
6. برای شروع برنامه نویسی روی Start کلیک کنید.

به روز رسانی تصویر و راه اندازی مجدد پیکربندی با استفاده از UART

برای پیکربندی از راه دور کیت توسعه MAX10 FPGA، مراحل زیر را انجام دهید:

1. توجه: قبل از شروع، از موارد زیر اطمینان حاصل کنید:
   • پین CONFIG_SEL روی برد روی 0 تنظیم شده است
   • پورت UART برد شما به کامپیوتر شما متصل است
   • Remote Terminal.exe را باز کنید و رابط Remote Terminal باز می شود.
2. روی تنظیمات کلیک کنید و پنجره تنظیمات پورت سریال ظاهر می شود.
3. پارامترهای ترمینال راه دور را طوری تنظیم کنید که با تنظیمات UART انتخاب شده در هسته IP UART Quartus II مطابقت داشته باشد. پس از اتمام تنظیمات، روی OK کلیک کنید.
4. دکمه nCONFIG را در کیت توسعه یا key-in 1 در جعبه متن Send فشار دهید و سپس Enter را بزنید.
   • لیستی از گزینه های عملیاتی مانند شکل زیر در ترمینال ظاهر می شود:
   • توجه: برای انتخاب یک عملیات، شماره را در کادر متن ارسال کنید و سپس Enter را بزنید.
5. برای به روز رسانی تصویر برنامه 1 با تصویر برنامه 2، عملیات 2 را انتخاب کنید. از شما خواسته می شود آدرس شروع و پایان CFM1 و CFM2 را وارد کنید.
   • توجه: آدرس نشان داده شده در نقشه file شامل تنظیمات ICB، CFM و UFM اما Altera On-Chip
   • فلش IP فقط می تواند به CFM و UFM دسترسی داشته باشد. از این رو، بین آدرس نشان داده شده در نقشه، یک آفست آدرس وجود دارد file و پنجره پارامتر Altera On-Chip Flash IP.
6. آدرس را بر اساس آدرس مشخص شده توسط پنجره پارامتر Altera On-Chip Flash IP وارد کنید.
   • پاک کردن به طور خودکار پس از وارد کردن آدرس پایان شروع می شود.
7. پس از پاک کردن موفقیت آمیز، از شما خواسته می شود تا برنامه نویسی را وارد کنید rpd file برای تصویر برنامه 2.
   • برای آپلود تصویر، روی ارسال کلیک کنیدFile را فشار دهید، و سپس rpd. حاوی تصویر برنامه 2 را انتخاب کنید و روی Open کلیک کنید.
   • توجه: به غیر از تصویر برنامه 2، می توانید از هر تصویر جدیدی که می خواهید در دستگاه به روز رسانی کنید استفاده کنید.
   • فرآیند به روز رسانی مستقیماً شروع می شود و می توانید پیشرفت را از طریق ترمینال نظارت کنید. منوی عملیات از انجام شد و اکنون می توانید عملیات بعدی را انتخاب کنید.
8. برای راه اندازی پیکربندی مجدد، عملیات 4 را انتخاب کنید. می توانید رفتار LED را مشاهده کنید که تصویر متفاوت بارگذاری شده در دستگاه را نشان می دهد.

تصویر	وضعیت LED (فعال کم)
تصویر کارخانه	01010
تصویر برنامه 1	10101
تصویر برنامه 2	01110

تاریخچه ویرایش سند

تاریخ	نسخه	تغییرات
فوریه 2017	2017.02.21	به اینتل تغییر نام داد.
ژوئن 2015	2015.06.15	انتشار اولیه

اسناد / منابع

intel MAX 10 FPGA Devices Over UART با پردازنده Nios II [pdfراهنمای کاربر MAX 10 دستگاه FPGA از طریق UART با پردازنده Nios II، MAX 10 دستگاه FPGA، بیش از UART با پردازنده Nios II، از طریق UART، پردازنده Nios II UART، Nios II، پردازنده UART

مراجع

• راهنمای کاربر