Zariadenia intel MAX 10 FPGA cez UART s procesorom Nios II

Informácie o produkte

Referenčný návrh poskytuje jednoduchú aplikáciu, ktorá implementuje základné funkcie vzdialenej konfigurácie v systémoch založených na Nios II pre zariadenia FPGA MAX 10. Rozhranie UART zahrnuté v súprave MAX 10 FPGA Development Kit sa používa spolu s jadrom Altera UART IP na poskytovanie funkcií vzdialenej konfigurácie. Zariadenia MAX10 FPGA poskytujú možnosť uložiť až dva konfiguračné obrazy, ktoré ďalej zlepšujú funkciu aktualizácie vzdialeného systému.

Skratky

Skratka	Popis
Avalon-MM	Avalon Memory-Mapped Configuration Flash pamäť
CFM	Grafické používateľské rozhranie
ICB	Inicializačný konfiguračný bit
MAPA/.mapa	Pamäťová mapa File
Nios II EDS	Podpora Nios II Embedded Design Suite
PFL	Parallel Flash Loader IP jadro
POF/.pof	Objekt programátora File
QSPI	Quad sériové periférne rozhranie
RPD/.rpd	Nespracované programovacie dáta
SBT	Nástroje na vytváranie softvéru
SOF/.sof	Objekt SRAM File
KOŠÍK	Univerzálny asynchrónny prijímač/vysielač
UFM	Užívateľská flash pamäť

Návod na použitie produktu

Predpoklad

Aplikácia tohto referenčného dizajnu vyžaduje, aby ste mali uvedenú úroveň vedomostí alebo skúseností v nasledujúcich oblastiach:

Požiadavky:

Nasledujú hardvérové ​​a softvérové ​​požiadavky na referenčný návrh:

Referenčný dizajn Files

File Meno	Popis
Factory_image	V režime duálnej konfigurácie obrazov, CFM1 a CFM2 sú spojené do jedného úložiska CFM.
app_image_1	Hardvérový dizajn Quartus II file ktorý nahrádza app_image_2 počas aktualizácie vzdialeného systému.
app_image_2	Kód softvérovej aplikácie Nios II funguje ako ovládač návrh systému vzdialenej aktualizácie.
Remote_system_upgrade.c
factory_application1.pof	Programovanie Quartus II file ktorý pozostáva z továrenského obrazu a obrázok aplikácie 1, ktorý sa má naprogramovať do CFM0 a CFM1 & CFM2 respektíve pri počiatočnom stage.
factory_application1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

Referenčný návrh poskytuje jednoduchú aplikáciu, ktorá implementuje základné funkcie vzdialenej konfigurácie v systémoch založených na Nios II pre zariadenia FPGA MAX 10. Rozhranie UART zahrnuté v súprave MAX 10 FPGA Development Kit sa používa spolu s jadrom Altera UART IP na poskytovanie funkcií vzdialenej konfigurácie.

Súvisiace informácie

Referenčný dizajn Files

Vzdialený upgrade systému s MAX 10 FPGA Overview

Pomocou funkcie vzdialenej aktualizácie systému je možné vylepšenia a opravy chýb pre zariadenia FPGA vykonávať na diaľku. V prostredí vstavaného systému je potrebné často aktualizovať firmvér prostredníctvom rôznych typov protokolov, ako sú UART, Ethernet a I2C. Keď vstavaný systém obsahuje FPGA, aktualizácie firmvéru môžu zahŕňať aktualizácie obrazu hardvéru na FPGA.
Zariadenia MAX10 FPGA poskytujú možnosť uložiť až dva konfiguračné obrazy, ktoré ďalej zlepšujú funkciu aktualizácie vzdialeného systému. Jeden z obrázkov bude záložný obrázok, ktorý sa načíta, ak sa v aktuálnom obrázku vyskytne chyba.

Skratky

Tabuľka 1: Zoznam skratiek

Popis skratky
Avalon-MM	Avalon Memory-Mapped
CFM	Konfiguračná flash pamäť
GUI	Grafické používateľské rozhranie
ICB	Inicializačný konfiguračný bit
MAPA/.mapa	Pamäťová mapa File
Nios II EDS	Podpora Nios II Embedded Design Suite
PFL	Parallel Flash Loader IP jadro
POF/.pof	Objekt programátora File

• Intel Corporation. Všetky práva vyhradené. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus a Stratix slová a logá sú ochranné známky spoločnosti Intel Corporation alebo jej pobočiek v USA a/alebo iných krajinách. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, pokiaľ to nie je výslovne písomne ​​dohodnuté spoločnosťou Intel. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadenia skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb.
• Iné názvy a značky môžu byť majetkom iných.

Predpoklad

Skratka QSPI	Popis Quad sériové periférne rozhranie
RPD/.rpd	Nespracované programovacie dáta
SBT	Nástroje na vytváranie softvéru
SOF/.sof	Objekt SRAM File
UART	Univerzálny asynchrónny prijímač/vysielač
UFM	Užívateľská flash pamäť

Predpoklad

• Aplikácia tohto referenčného dizajnu vyžaduje, aby ste mali uvedenú úroveň vedomostí alebo skúseností v nasledujúcich oblastiach:
• Pracovná znalosť systémov Nios II a nástrojov na ich zostavenie. Tieto systémy a nástroje zahŕňajú softvér Quartus® II, Qsys a Nios II EDS.
• Znalosť metodológií a nástrojov konfigurácie Intel FPGA, ako je interná konfigurácia FPGA MAX 10, funkcia aktualizácie vzdialeného systému a PFL.

Požiadavky

• Nasledujú hardvérové ​​a softvérové ​​požiadavky na referenčný návrh:
• Vývojová súprava FPGA MAX 10
• Quartus II verzia 15.0 s Nios II EDS
• Počítač s funkčným UART ovládačom a rozhraním
• Akékoľvek binárne/hexadecimálne file redaktor

Referenčný dizajn Files

Tabuľka 2: Dizajn Files Zahrnuté v referenčnom dizajne

File Meno Factory_image	Popis • Hardvérový dizajn Quartus II file uložiť do CFM0. • Záložný obrázok/obrázok z výroby, ktorý sa má použiť, keď sa vyskytne chyba pri sťahovaní obrázka aplikácie.
app_image_1	• Hardvérový dizajn Quartus II file uložiť do CFM1 a CFM2.(1) • Úvodný obraz aplikácie načítaný v zariadení.

1. V režime konfigurácie obrazov s duálnou konfiguráciou sú CFM1 a CFM2 kombinované do jedného úložiska CFM.

File Meno app_image_2	Popis Hardvérový dizajn Quartus II file ktorý nahrádza app_image_2 počas aktualizácie vzdialeného systému.
Vzdialený_systém_upgrade.c	Kód softvérovej aplikácie Nios II fungujúci ako ovládač pre návrh systému vzdialenej aktualizácie.
Vzdialený terminál.exe	• Spustiteľný súbor file s GUI. • Funguje ako terminál pre hostiteľa na interakciu s vývojovou súpravou MAX 10 FPGA. • Posiela programovacie dáta cez UART. • Zdrojový kód pre tento terminál je súčasťou dodávky.

Tabuľka 3: Majster Files Zahrnuté v referenčnom dizajne

Môžete použiť týchto majstrov files pre referenčný návrh bez zostavovania návrhu files.

File Meno   factory_application1.pof factory_application1.rpd	Popis Programovanie Quartus II file ktorý pozostáva z továrenského obrazu a aplikačného obrazu 1, ktorý sa má naprogramovať do CFM0 a CFM1 a CFM2 na začiatku stage.
factory_application2.pof factory_application2.rpd	• Programovanie Quartus II file ktorý pozostáva z továrenského obrazu a obrazu aplikácie 2. • Obraz aplikácie 2 bude extrahovaný neskôr, aby nahradil obraz aplikácie 1 počas aktualizácie vzdialeného systému s názvom application_ image_2.rpd nižšie.
application_image_1.rpd	Surové programovacie dáta Quartus II file ktoré obsahujú iba obrázok aplikácie 1.
application_image_2.rpd	Surové programovacie dáta Quartus II file ktorý obsahuje iba obrázok aplikácie 2.
Nios_application.pof	• Programovanie file ktorý pozostáva zo softvérovej aplikácie procesora Nios II .hex file iba. • Na naprogramovanie externého blesku QSPI.
pfl.sof	• Quartus II .sof obsahujúce PFL. • Naprogramované do QSPI flash na MAX 10 FPGA Development kit.

Referenčný dizajn Popis funkcie

Procesor Nios II Gen2

• Procesor Nios II Gen2 v referenčnom dizajne má nasledujúce funkcie:
• Master zbernice, ktorý spracováva všetky operácie rozhrania s jadrom Altera On-Chip Flash IP vrátane čítania, zápisu a vymazávania.
• Poskytuje algoritmus v softvéri na príjem programovacieho bitového toku z hostiteľského počítača a spúšťa rekonfiguráciu prostredníctvom duálneho jadra IP konfigurácie.
• Podľa toho musíte nastaviť vektor resetovania procesora. Toto má zabezpečiť, aby procesor zavádzal správny aplikačný kód buď z UFM alebo externého QSPI flashu.
• Poznámka: Ak je kód aplikácie Nios II veľký, spoločnosť Intel odporúča uložiť kód aplikácie do externého blesku QSPI. V tomto referenčnom dizajne vektor resetovania ukazuje na externý blesk QSPI, kde je uložený aplikačný kód Nios II.

Súvisiace informácie

• Návod na vývoj hardvéru Nios II Gen2
• Poskytuje viac informácií o vývoji procesora Nios II Gen2.

Altera On-Chip Flash IP Core

• Jadro Altera On-Chip Flash IP funguje ako rozhranie pre procesor Nios II na vykonávanie operácií čítania, zápisu alebo vymazania do CFM a UFM. Jadro Altera On-Chip Flash IP vám umožňuje pristupovať, mazať a aktualizovať CFM pomocou nového konfiguračného bitového toku. Editor parametrov Altera On-Chip Flash IP zobrazuje vopred určený rozsah adries pre každý sektor pamäte.

Súvisiace informácie

• Altera On-Chip Flash IP Core
• Poskytuje viac informácií o Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Na prístup k bloku aktualizácie vzdialeného systému v zariadeniach FPGA MAX 10 môžete použiť jadro Altera Dual Configuration IP. Jadro Altera Dual Configuration IP vám umožňuje spustiť rekonfiguráciu po stiahnutí nového obrazu.

Súvisiace informácie

• Altera Dual Configuration IP Core
• Poskytuje viac informácií o Altera Dual Configuration IP Core

Altera UART IP Core

• Jadro UART IP umožňuje komunikáciu sériových znakových tokov medzi vstavaným systémom v MAX 10 FPGA a externým zariadením. Ako Avalon-MM master komunikuje procesor Nios II s jadrom UART IP, ktoré je Avalon-MM slave. Táto komunikácia sa uskutočňuje čítaním a zapisovaním riadiacich a dátových registrov.
• Jadro implementuje časovanie protokolu RS-232 a poskytuje nasledujúce funkcie:
• nastaviteľná prenosová rýchlosť, parita, stop a dátové bity
• voliteľné signály riadenia prietoku RTS/CTS

Súvisiace informácie

• Jadro UART
• Poskytuje viac informácií o UART Core.

Generic Quad SPI Controller IP Core

• Generic Quad SPI Controller IP jadro funguje ako rozhranie medzi MAX 10 FPGA, externým bleskom a zabudovaným QSPI bleskom. Jadro poskytuje prístup k QSPI flash prostredníctvom operácií čítania, zápisu a vymazania.
  Keď sa aplikácia Nios II rozšíri o ďalšie pokyny, file veľkosť hex file generované z aplikácie Nios II budú väčšie. Za určitým limitom veľkosti nebude mať UFM dostatok miesta na uloženie aplikačného hexu file. Na vyriešenie tohto problému môžete použiť externý blesk QSPI dostupný na súprave MAX 10 FPGA Development Kit na uloženie hex aplikácie. file.

Návrh softvérovej aplikácie Nios II EDS

• Referenčný návrh obsahuje kód softvérovej aplikácie Nios II, ktorý riadi návrh systému vzdialenej aktualizácie. Softvérový aplikačný kód Nios II reaguje na hostiteľský terminál prostredníctvom UART vykonaním špecifických inštrukcií.

Vzdialená aktualizácia obrázkov aplikácií

• Po odoslaní programovacieho bitového toku file pomocou vzdialeného terminálu je softvérová aplikácia Nios II navrhnutá tak, aby:

1. Nastavte riadiaci register jadra Flash IP Altera na čipe, aby ste zrušili ochranu sektora CFM1 a 2.
2. Vykonajte operáciu vymazania sektora na CFM1 a CFM2. Softvér sa pýta na stavový register jadra Altera On-Chip Flash IP, aby zaistil úspešné vymazanie.
3. Prijmite naraz 4 bajty bitového toku z stdin. Štandardný vstup a výstup možno použiť na príjem údajov priamo z hostiteľského terminálu a tlač výstupu naň. Typy možností štandardného vstupu a výstupu je možné nastaviť pomocou editora BSP v nástroji Nios II Eclipse Build.
4. Obráti poradie bitov pre každý bajt.
   • Poznámka: Kvôli konfigurácii Altera On-Chip Flash IP Core musí byť každý bajt dát pred zápisom do CFM obrátený.
5. Začnite zapisovať 4 bajty údajov naraz do CFM1 a CFM2. Tento proces pokračuje až do konca programovania bitového toku.
6. Zisťuje stavový register Altera On-Chip Flash IP na zabezpečenie úspešného zápisu. Zobrazí správu oznamujúcu ukončenie prenosu.
   • Poznámka: Ak operácia zápisu zlyhá, terminál zastaví proces odosielania bitového toku a vygeneruje chybové hlásenie.
7. Nastaví riadiaci register na opätovnú ochranu CFM1 a CFM2, aby sa predišlo nechcenej operácii zápisu.

Súvisiace informácie

• pof generovanie prostredníctvom programovania konverzie Fileje zapnuté
• Poskytuje informácie o vytváraní rpd files počas programovania konverzie files.

Spustenie rekonfigurácie na diaľku

• Po výbere operácie rekonfigurácie spúšťača v hostiteľskom vzdialenom termináli softvérová aplikácia Nios II vykoná nasledovné:

1. Prijmite príkaz zo štandardného vstupu.
2. Spustite rekonfiguráciu pomocou nasledujúcich dvoch operácií zápisu:

• Napíšte 0x03 na offsetovú adresu 0x01 v jadre IP duálnej konfigurácie. Táto operácia prepíše fyzický pin CONFIG_SEL a nastaví obrázok 1 ako ďalší obrázok konfigurácie zavádzania.
• Napíšte 0x01 na offsetovú adresu 0x00 v jadre IP duálnej konfigurácie. Táto operácia spustí rekonfiguráciu obrazu aplikácie v CFM1 a CFM2

Návod na referenčný dizajn

Generovanie programovania Files

• Musíte vygenerovať nasledujúci program files predtým, než budete môcť použiť inováciu vzdialeného systému na vývojovej súprave MAX 10 FPGA:

Pre programovanie QSPI:

• sof-použitie pfl.sof zahrnutý v referenčnom dizajne alebo si môžete zvoliť vytvorenie iného .sof obsahujúceho váš vlastný dizajn PFL
• pof — konfigurácia file generované z .hex a naprogramované do QSPI flash.
• Pre Vzdialená aktualizácia systému:
• pof — konfigurácia file generované z .sof a naprogramované do interného blesku.
• rpd – obsahuje údaje pre interný blesk, ktoré zahŕňajú nastavenia ICB, CFM0, CFM1 a UFM.
• mapa — drží adresu pre každý pamäťový sektor nastavení ICB, CFM0, CFM1 a UFM.

Generovanie files pre programovanie QSPI

Na generovanie .pof file pre programovanie QSPI vykonajte nasledujúce kroky:

1. Zostavte projekt Nios II a vygenerujte HEX file.
   • Poznámka: Informácie o zostavovaní projektu Nios II a generovaní HEX nájdete v časti AN730: Spôsoby zavádzania procesora Nios II v zariadeniach MAX 10 file.
2. Na File kliknite na Konvertovať programovanie Files.
3. V časti Programovanie výstupu file, vyberte Objekt programátora File (.pof) v Programovaní file zoznam typov.
4. V zozname Režim vyberte 1-bitové pasívne sériové číslo.
5. V zozname Konfiguračné zariadenie vyberte CFI_512Mb.
6. V File do poľa s názvom zadajte file názov pre programovanie file chcete vytvoriť.
7. V časti Vstup fileAk chcete zoznam previesť, odstráňte riadok Options a SOF data. Kliknite na Pridať hexadecimálne údaje a zobrazí sa dialógové okno Pridať hexadecimálne údaje. V poli Pridať hexadecimálne údaje vyberte Absolútne adresovanie a vložte .hex file generované z Nios II EDS Build Tools.
8. Po nastavení všetkých nastavení kliknite na Generovať, aby ste vygenerovali súvisiace programovanie file.

Súvisiace informácie

AN730: Spôsoby zavádzania procesora Nios II v zariadeniach FPGA MAX 10
Generovanie files pre vzdialenú aktualizáciu systému

Na vygenerovanie súborov .pof, .map a .rpd files pre vzdialenú aktualizáciu systému vykonajte nasledujúce kroky:

1. Obnovte Factory_image, application_image_1 a application_image_2 a skompilujte všetky tri návrhy.
2. Vygenerujte dve .pof fileje popísané v nasledujúcej tabuľke:
   • Poznámka: Pozrite si Generovanie .pof pomocou programovania konverzie Files pre kroky na generovanie .pof files.
3. Otvorte súbor app2.rpd pomocou ľubovoľného hex editora.
4. V hexadecimálnom editore vyberte blok binárnych údajov na základe počiatočného a koncového posunu podľa súboru .map file. Počiatočný a koncový posun pre zariadenie 10M50 je 0x12000 a 0xB9FFF. Skopírujte tento blok do nového file a uložte ho do iného súboru .rpd file. Tento nový súbor .rpd file obsahuje iba obrázok aplikácie 2.

pof generovanie prostredníctvom programovania konverzie Files

Ak chcete previesť .sof files na .pof files, postupujte podľa týchto krokov:

1. Na File kliknite na Konvertovať programovanie Files.
2. V časti Programovanie výstupu file, vyberte Objekt programátora File (.pof) v Programovaní file zoznam typov.
3. V zozname Režim vyberte možnosť Interná konfigurácia.
4. V File do poľa s názvom zadajte file názov pre programovanie file chcete vytvoriť.
5. Na vytvorenie mapy pamäte File (.map), zapnite Create Memory Map File (Automaticky generovať výstup_file.mapa). .map obsahuje adresu CFM a UFM s nastavením ICB, ktoré nastavíte cez možnosť Option/Boot Info.
6.  Ak chcete vygenerovať nespracované programovacie údaje (.rpd), zapnite možnosť Vytvoriť konfiguračné údaje RPD (Generovať výstup_file_auto.rpd).
   S pomocou Memory Map File, môžete ľahko identifikovať údaje pre každý funkčný blok v súbore .rpd file. Môžete tiež extrahovať flash dáta pre programovacie nástroje tretích strán alebo aktualizovať konfiguráciu alebo užívateľské dáta cez Altera On-Chip Flash IP.
7. Súbor .sof je možné pridať pomocou vstupu files na konverziu zoznamu a môžete pridať až dva .sof files.
   • Na účely vzdialenej aktualizácie systému si môžete ponechať pôvodné údaje na stránke 0 v súbore .pof a nahradiť údaje na stránke 1 novým súborom .sof file. Ak to chcete vykonať, musíte pridať súbor .pof file na strane 0 teda
     pridať stránku .sof a potom pridať novú stránku .sof file do
8. Po nastavení všetkých nastavení kliknite na Generovať, aby ste vygenerovali súvisiace programovanie file.

Programovanie QSPI

Ak chcete naprogramovať kód aplikácie Nios II do blesku QSPI, vykonajte nasledujúce kroky:

1. Na súprave MAX 10 FPGA Development Kit prepnite MAX10_BYPASSn na 0, aby ste obišli vstavané zariadenie VTAP (MAX II).
2. Pripojte kábel na stiahnutie Intel FPGA (predtým USB Blaster) k JTAG hlavička.
3. V okne Programátor kliknite na položku Nastavenie hardvéru a vyberte možnosť USB Blaster.
4. V zozname režimov vyberte JTAG.
5. Kliknite na tlačidlo Auto Detect na ľavej table.
6. Vyberte zariadenie, ktoré chcete naprogramovať, a kliknite na tlačidlo Pridať File.
7. Vyberte súbor pfl.sof.
8. Kliknutím na Štart spustíte programovanie.
9. Po úspešnom naprogramovaní bez vypnutia dosky znova kliknite na tlačidlo Auto Detect na ľavej table. V okne programátora sa zobrazí flash QSPI_512Mb.
10. Vyberte zariadenie QSPI a kliknite na Pridať File.
11. Vyberte súbor .pof file predtým vygenerované z .hex file.
12. Kliknutím na tlačidlo Štart spustíte programovanie blesku QSPI.

Programovanie FPGA s počiatočným obrázkom pomocou JTAG

Musíte naprogramovať app1.pof do FPGA ako počiatočný obrázok zariadenia. Ak chcete naprogramovať app1.pof do FPGA, vykonajte nasledujúce kroky:

1. V okne Programátor kliknite na položku Nastavenie hardvéru a vyberte možnosť USB Blaster.
2. V zozname režimov vyberte JTAG.
3. Kliknite na tlačidlo Auto Detect na ľavej table.
4. Vyberte zariadenie, ktoré chcete naprogramovať, a kliknite na tlačidlo Pridať File.
5. Vyberte app1.pof.
6. Kliknutím na Štart spustíte programovanie.

Aktualizácia obrazu a spustenie rekonfigurácie pomocou UART

Ak chcete vzdialene nakonfigurovať svoju vývojovú súpravu MAX10 FPGA, vykonajte tieto kroky:

1. Poznámka: Skôr ako začnete, uistite sa, že:
   • pin CONFIG_SEL na doske je nastavený na 0
   • port UART vašej dosky je pripojený k vášmu počítaču
   • Otvorte Remote Terminal.exe a otvorí sa rozhranie Remote Terminal.
2. Kliknite na Nastavenia a zobrazí sa okno Nastavenia sériového portu.
3. Nastavte parametre vzdialeného terminálu tak, aby zodpovedali nastaveniam UART vybraným v jadre Quartus II UART IP. Po dokončení nastavenia kliknite na tlačidlo OK.
4. Stlačte tlačidlo nCONFIG na vývojovej súprave alebo kľúči 1 v textovom poli Odoslať a potom stlačte Enter.
   • Na termináli sa zobrazí zoznam možností operácie, ako je uvedené nižšie:
   • Poznámka: Ak chcete vybrať operáciu, zadajte číslo do textového poľa Odoslať a potom stlačte kláves Enter.
5. Ak chcete aktualizovať obraz aplikácie 1 obrazom aplikácie 2, vyberte operáciu 2. Budete vyzvaní na vloženie počiatočnej a koncovej adresy CFM1 a CFM2.
   • Poznámka: Adresa zobrazená na mape file zahŕňa nastavenia ICB, CFM a UFM, ale Altera On-Chip
   • Flash IP má prístup len k CFM a UFM. Preto je medzi adresou zobrazenou na mape posun adresy file a okno parametra Altera On-Chip Flash IP.
6. Zadajte adresu na základe adresy špecifikovanej v okne parametra Altera On-Chip Flash IP.
   • Vymazávanie sa spustí automaticky po zadaní koncovej adresy.
7. Po úspešnom vymazaní budete vyzvaní na zadanie programovacieho .rpd file pre obrázok aplikácie 2.
   • Ak chcete nahrať obrázok, kliknite na OdoslaťFile a potom vyberte súbor .rpd obsahujúci iba obraz aplikácie 2 a kliknite na tlačidlo Otvoriť.
   • Poznámka: Okrem obrázka aplikácie 2 môžete použiť akýkoľvek nový obrázok, ktorý chcete aktualizovať do zariadenia.
   • Proces aktualizácie sa spustí priamo a vy môžete sledovať priebeh cez terminál. V ponuke operácií sa zobrazí výzva Hotovo a teraz môžete vybrať ďalšiu operáciu.
8. Ak chcete spustiť rekonfiguráciu, vyberte operáciu 4. Môžete pozorovať správanie LED, ktoré indikuje rozdielny obraz načítaný do zariadenia.

Obrázok	Stav LED (aktívne nízke)
Obrázok továrne	01010
Obrázok aplikácie 1	10101
Obrázok aplikácie 2	01110

História revízií dokumentu

Dátum	Verzia	Zmeny
február 2017	2017.02.21	Preznačené na Intel.
júna 2015	2015.06.15	Prvotné uvoľnenie.

Dokumenty / zdroje

Zariadenia intel MAX 10 FPGA cez UART s procesorom Nios II [pdf] Používateľská príručka MAX 10 zariadení FPGA cez UART s procesorom Nios II, MAX 10 zariadení FPGA, cez UART s procesorom Nios II, cez UART, procesor Nios II UART, Nios II, procesor UART

Referencie

• Používateľská príručka