Périphériques FPGA Intel MAX 10 sur UART avec le processeur Nios II

Informations sur le produit

La conception de référence fournit une application simple qui implémente les fonctionnalités de configuration à distance de base dans les systèmes basés sur Nios II pour les appareils FPGA MAX 10. L'interface UART incluse dans le kit de développement MAX 10 FPGA est utilisée avec le noyau IP Altera UART pour fournir la fonctionnalité de configuration à distance. Les appareils MAX10 FPGA offrent la possibilité de stocker jusqu'à deux images de configuration, ce qui améliore encore la fonctionnalité de mise à niveau du système à distance.

Abréviations

Abréviation	Description
Avalon-MM	Mémoire Flash de configuration mappée en mémoire Avalon
CFM	Interface utilisateur graphique
BIC	Bit de configuration d'initialisation
CARTE/.map	Carte mémoire File
Nios II EDS	Prise en charge de la suite de conception intégrée Nios II
PFL	Cœur IP parallèle Flash Loader
POF/.pof	Objet programmeur File
QSPI	Interface périphérique série quadruple
RPD/.rpd	Données de programmation brutes
SBT	Outils de création de logiciels
SOF/.sof	Objet SRAM File
PANIER	Récepteur/émetteur asynchrone universel
UFM	Mémoire flash utilisateur

Instructions d'utilisation du produit

Condition préalable

L'application de cette conception de référence nécessite que vous ayez le niveau de connaissances ou d'expérience indiqué dans les domaines suivants :

Exigences:

Voici les exigences matérielles et logicielles pour la conception de référence :

Conception de référence Files

File Nom	Description
Image_usine	En mode de configuration des images à double configuration, CFM1 et CFM2 sont combinés en un seul stockage CFM.
app_image_1	Conception matérielle Quartus II file qui remplace app_image_2 lors d'une mise à niveau du système à distance.
app_image_2	Le code de l'application logicielle Nios II agit en tant que contrôleur pour la conception du système de mise à niveau à distance.
Mise à niveau_du_système_à distance.c
usine_application1.pof	Programmation Quartus II file qui se compose de l'image d'usine et image d'application 1, à programmer dans CFM0 et CFM1 & CFM2 respectivement à l'initiale stage.
usine_application1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

La conception de référence fournit une application simple qui implémente les fonctionnalités de configuration à distance de base dans les systèmes basés sur Nios II pour les dispositifs MAX 10 FPGA. L'interface UART incluse dans le kit de développement MAX 10 FPGA est utilisée avec le cœur Altera UART IP pour fournir la fonctionnalité de configuration à distance.

Informations connexes

Conception de référence Files

Mise à niveau du système à distance avec MAX 10 FPGA Overview

Grâce à la fonction de mise à niveau du système à distance, les améliorations et les corrections de bogues pour les appareils FPGA peuvent être effectuées à distance. Dans un environnement de système embarqué, le micrologiciel doit être mis à jour fréquemment sur les différents types de protocoles, tels que UART, Ethernet et I2C. Lorsque le système embarqué comprend un FPGA, les mises à jour du micrologiciel peuvent inclure des mises à jour de l'image matérielle sur le FPGA.
Les dispositifs MAX10 FPGA offrent la possibilité de stocker jusqu'à deux images de configuration, ce qui améliore encore la fonction de mise à niveau du système à distance. L'une des images sera l'image de sauvegarde chargée si une erreur se produit dans l'image actuelle.

Abréviations

Tableau 1 : Liste des abréviations

Abréviation Description
Avalon-MM	Avalon mappé en mémoire
CFM	Mémoire flash de configuration
Interface utilisateur graphique	Interface utilisateur graphique
BIC	Bit de configuration d'initialisation
CARTE/.map	Carte mémoire File
Nios II EDS	Prise en charge de la suite de conception intégrée Nios II
PFL	Cœur IP parallèle Flash Loader
POF/.pof	Objet programmeur File

• Société intel. Tous les droits sont réservés. Intel, le logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus et Stratix sont des marques commerciales d'Intel Corporation ou de ses filiales aux États-Unis et/ou dans d'autres pays. Intel garantit les performances de ses produits FPGA et semi-conducteurs selon les spécifications actuelles conformément à la garantie standard d'Intel, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Intel n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans le présent document, sauf accord exprès et écrit d'Intel. Il est conseillé aux clients d'Intel d'obtenir la dernière version des spécifications de l'appareil avant de se fier aux informations publiées et avant de passer des commandes de produits ou de services.
• D’autres noms et marques peuvent être revendiqués comme étant la propriété d’autrui.

Condition préalable

Abréviation QSPI	Description Interface périphérique série quadruple
RPD/.rpd	Données de programmation brutes
SBT	Outils de création de logiciels
SOF/.sof	Objet SRAM File
UART	Récepteur/émetteur asynchrone universel
UFM	Mémoire flash utilisateur

Condition préalable

• L'application de cette conception de référence nécessite que vous ayez le niveau de connaissances ou d'expérience indiqué dans les domaines suivants :
• Connaissance pratique des systèmes Nios II et des outils pour les construire. Ces systèmes et outils incluent le logiciel Quartus® II, Qsys et Nios II EDS.
• Connaissance des méthodologies et des outils de configuration Intel FPGA, tels que la configuration interne du MAX 10 FPGA, la fonction de mise à niveau du système à distance et le PFL.

Exigences

• Voici les exigences matérielles et logicielles pour la conception de référence :
• Kit de développement FPGA MAX10
• Quartus II version 15.0 avec Nios II EDS
• Un ordinateur avec un pilote et une interface UART fonctionnels
• Tout binaire/hexadécimal file éditeur

Conception de référence Files

Tableau 2 : Conception Files Inclus dans la conception de référence

File Nom Image_usine	Description • Conception matérielle Quartus II file à stocker dans CFM0. • L'image de secours/l'image d'usine à utiliser lorsque l'erreur se produit lors du téléchargement de l'image de l'application.
app_image_1	• Conception matérielle Quartus II file à stocker dans CFM1 et CFM2.(1) • L'image d'application initiale chargée dans l'appareil.

1. En mode de configuration des images à double configuration, CFM1 et CFM2 sont combinés en un seul stockage CFM.

File Nom app_image_2	Description Conception matérielle Quartus II file qui remplace app_image_2 lors de la mise à niveau du système à distance.
Remote_system_upgrade.c	Code d'application logicielle Nios II agissant en tant que contrôleur pour la conception du système de mise à niveau à distance.
Terminal distant.exe	• Exécutable file avec une interface graphique. • Fonctionne comme terminal permettant à l'hôte d'interagir avec le kit de développement MAX 10 FPGA. • Envoie des données de programmation via UART. • Le code source de ce terminal est inclus.

Tableau 3 : Maître Files Inclus dans la conception de référence

Vous pouvez utiliser ces maîtres files pour la conception de référence sans compiler la conception files.

File Nom   usine_application1.pof usine_application1.rpd	Description Programmation Quartus II file composé de l'image d'usine et de l'image d'application 1, à programmer respectivement dans CFM0 et CFM1 et CFM2 au moment initialtage.
usine_application2.pof usine_application2.rpd	• Programmation Quartus II file composé d'une image d'usine et d'une image d'application 2. • L'image d'application 2 sera extraite ultérieurement pour remplacer l'image d'application 1 lors de la mise à niveau du système à distance, nommée application_image_2.rpd ci-dessous.
application_image_1.rpd	Données brutes de programmation Quartus II file contenant uniquement l'image d'application 1.
application_image_2.rpd	Données brutes de programmation Quartus II file contenant uniquement l'image d'application 2.
Nios_application.pof	• La programmation file qui consiste en l'application logicielle du processeur Nios II.hex file seulement. • À programmer dans un flash QSPI externe.
pfl.sof	•Quartus II .sof contenant du PFL. • Programmé en flash QSPI sur le kit de développement MAX 10 FPGA.

Conception de référence Description fonctionnelle

Processeur Nios II Gen2

• Le processeur Nios II Gen2 dans la conception de référence a les fonctions suivantes :
• Un maître de bus qui gère toutes les opérations d'interface avec le noyau IP Flash Altera On-Chip, y compris la lecture, l'écriture et l'effacement.
• Fournit un algorithme logiciel pour recevoir le flux binaire de programmation d'un ordinateur hôte et déclencher la reconfiguration via le cœur IP à double configuration.
• Vous devez définir le vecteur de réinitialisation du processeur en conséquence. Cela permet de s'assurer que le processeur démarre le code d'application correct à partir de l'UFM ou de la mémoire flash QSPI externe.
• Note: Si le code de l'application Nios II est volumineux, Intel vous recommande de stocker le code de l'application dans le flash QSPI externe. Dans cette conception de référence, le vecteur de réinitialisation pointe vers le flash QSPI externe où le code d'application Nios II est stocké.

Informations connexes

• Tutoriel de développement matériel Nios II Gen2
• Fournit plus d’informations sur le développement du processeur Nios II Gen2.

Noyau IP Flash sur puce Altera

• Le cœur Altera On-Chip Flash IP fonctionne comme une interface permettant au processeur Nios II d'effectuer une opération de lecture, d'écriture ou d'effacement sur le CFM et l'UFM. Le cœur Altera On-Chip Flash IP vous permet d'accéder, d'effacer et de mettre à jour le CFM avec un nouveau flux de bits de configuration. L'éditeur de paramètres Altera On-Chip Flash IP affiche une plage d'adresses prédéterminée pour chaque secteur de mémoire.

Informations connexes

• Noyau IP Flash sur puce Altera
• Fournit plus d’informations sur Altera On-Chip Flash IP Core.

Cœur IP à double configuration d'Altera

• Vous pouvez utiliser le noyau IP Altera Dual Configuration pour accéder au bloc de mise à niveau du système à distance dans les périphériques MAX 10 FPGA. Le cœur IP Altera Dual Configuration vous permet de déclencher la reconfiguration une fois la nouvelle image téléchargée.

Informations connexes

• Cœur IP à double configuration d'Altera
• Fournit plus d’informations sur Altera Dual Configuration IP Core

Modifier le noyau IP UART

• Le cœur IP UART permet la communication de flux de caractères série entre un système embarqué dans MAX 10 FPGA et un périphérique externe. En tant que maître Avalon-MM, le processeur Nios II communique avec le cœur IP UART, qui est un esclave Avalon-MM. Cette communication se fait en lisant et en écrivant des registres de contrôle et de données.
• Le noyau implémente la synchronisation du protocole RS-232 et fournit les fonctionnalités suivantes :
• débit en bauds, parité, arrêt et bits de données réglables
• signaux de contrôle de flux RTS/CTS en option

Informations connexes

• Noyau UART
• Fournit plus d’informations sur UART Core.

Cœur IP du contrôleur Quad SPI générique

• Le cœur IP du contrôleur Generic Quad SPI Controller fonctionne comme une interface entre le MAX 10 FPGA, le flash externe et le flash QSPI intégré. Le noyau permet d'accéder au flash QSPI via des opérations de lecture, d'écriture et d'effacement.
  Lorsque l'application Nios II se développe avec plus d'instructions, le file taille de l'hexagone file généré à partir de l'application Nios II sera plus grand. Au-delà d'une certaine limite de taille, l'UFM n'aura pas un espace suffisant pour stocker l'hex d'application file. Pour résoudre ce problème, vous pouvez utiliser le flash QSPI externe disponible sur le kit de développement MAX 10 FPGA pour stocker l'hexagone de l'application. file.

Conception d'applications logicielles Nios II EDS

• La conception de référence comprend le code d'application logicielle Nios II qui contrôle la conception du système de mise à niveau à distance. Le code d'application du logiciel Nios II répond au terminal hôte via UART en exécutant des instructions spécifiques.

Mise à jour des images d'application à distance

• Après avoir transmis un flux binaire de programmation file à l'aide du terminal distant, l'application logicielle Nios II est conçue pour effectuer les opérations suivantes :

1. Définissez le registre de contrôle principal Altera On-Chip Flash IP pour annuler la protection des secteurs CFM1 et 2.
2. Effectuez une opération d’effacement de secteur sur CFM1 et CFM2. Le logiciel interroge le registre d'état du cœur IP Altera On-Chip Flash pour garantir que l'effacement a été effectué avec succès.
3. Recevez 4 octets de flux binaire à la fois depuis stdin. L'entrée et la sortie standard peuvent être utilisées pour recevoir des données directement du terminal hôte et imprimer la sortie dessus. Les types d'options d'entrée et de sortie standard peuvent être définis via l'éditeur BSP dans l'outil Nios II Eclipse Build.
4. Inverse l'ordre des bits pour chaque octet.
   • Note: En raison de la configuration d'Altera On-Chip Flash IP Core, chaque octet de données doit être inversé avant de l'écrire dans CFM.
5. Commencez à écrire 4 octets de données à la fois dans CFM1 et CFM2. Ce processus se poursuit jusqu'à la fin de la programmation du flux binaire.
6. Interroge le registre d'état d'Altera On-Chip Flash IP pour garantir la réussite de l'opération d'écriture. Invite un message pour indiquer que la transmission est terminée.
   • Note: Si l'opération d'écriture échoue, le terminal arrêtera le processus d'envoi du flux binaire et générera un message d'erreur.
7. Définit le registre de contrôle pour protéger à nouveau CFM1 et CFM2 afin d'empêcher toute opération d'écriture indésirable.

Informations connexes

• Génération de pof via la programmation de conversion Files sur
• Fournit des informations sur la création de rpd files pendant la programmation de conversion files.

Déclencher la reconfiguration à distance

• Après avoir sélectionné l'opération de reconfiguration du déclencheur dans le terminal distant hôte, l'application logicielle Nios II effectuera les opérations suivantes :

1. Recevez la commande depuis l'entrée standard.
2. Démarrez la reconfiguration avec les deux opérations d'écriture suivantes :

• Écrivez 0x03 à l'adresse de décalage 0x01 dans le noyau IP à double configuration. Cette opération écrase la broche physique CONFIG_SEL et définit l'image 1 comme image de configuration de démarrage suivante.
• Écrivez 0x01 à l'adresse de décalage 0x00 dans le noyau IP à double configuration. Cette opération déclenche la reconfiguration vers l'image de l'application dans CFM1 et CFM2

Procédure pas à pas de conception de référence

Génération de programmation Files

• Vous devez générer la programmation suivante files avant de pouvoir utiliser la mise à niveau du système à distance sur le kit de développement MAX 10 FPGA :

Pour la programmation QSPI :

• soft—utiliser le pfl.sof inclus dans la conception de référence ou vous pouvez choisir de créer un autre .sof contenant votre propre conception PFL
• pof—configuration file généré à partir d'un .hex et programmé dans le flash QSPI.
• Pour Mise à niveau du système à distance :
• pof—configuration file généré à partir d’un .sof et programmé dans le flash interne.
• rpd : contient les données du flash interne qui incluent les paramètres ICB, CFM0, CFM1 et UFM.
• carte : contient l'adresse de chaque secteur mémoire des paramètres ICB, CFM0, CFM1 et UFM.

Générateur files pour la programmation QSPI

Pour générer le .pof file pour la programmation QSPI, effectuez les étapes suivantes :

1. Construisez le projet Nios II et générez HEX file.
   • Note: Reportez-vous à AN730 : Méthodes de démarrage du processeur Nios II dans les appareils MAX 10 pour plus d'informations sur la création du projet Nios II et la génération de HEX. file.
2. Sur le File menu, cliquez sur Convertir la programmation Files.
3. Sous Programmation des sorties file, sélectionnez Objet programmeur File (.pof) dans la Programmation file tapez la liste.
4. Dans la liste Mode, sélectionnez Série passive 1 bit.
5. Dans la liste des périphériques de configuration, sélectionnez CFI_512Mb.
6. Dans le File zone de nom, spécifiez le file nom pour la programmation file vous voulez créer.
7. Dans l'entrée filePour convertir la liste, supprimez la ligne de données Options et SOF. Cliquez sur Ajouter des données hexadécimales et une boîte de dialogue Ajouter des données hexadécimales apparaît. Dans la zone Ajouter des données hexadécimales, sélectionnez Adressage absolu et insérez le fichier .hex. file généré à partir des outils de construction Nios II EDS.
8. Une fois tous les paramètres définis, cliquez sur Générer pour générer la programmation associée file.

Informations connexes

AN730 : méthodes de démarrage du processeur Nios II dans les périphériques FPGA MAX 10
Générateur files pour la mise à niveau du système à distance

Pour générer les .pof, .map et .rpd files pour la mise à niveau du système à distance, effectuez les étapes suivantes :

1. Restaurez Factory_image, application_image_1 et application_image_2 et compilez les trois conceptions.
2. Générer deux .pof fileest décrit dans le tableau suivant :
   • Note: Reportez-vous à la génération .pof via la programmation de conversion Files pour les étapes de génération de .pof files.
3. Ouvrez le app2.rpd à l'aide de n'importe quel éditeur hexadécimal.
4. Dans l'éditeur hexadécimal, sélectionnez le bloc de données binaires en fonction du décalage de début et de fin en vous référant au .map file. Le décalage de début et de fin pour le périphérique 10M50 est respectivement de 0x12000 et 0xB9FFF. Copiez ce bloc dans un nouveau file et enregistrez-le dans un autre .rpd file. Ce nouveau .rpd file contient uniquement l'image d'application 2.

Génération de pof via la programmation de conversion Files

Pour convertir .sof files à .pof files, procédez comme suit :

1. Sur le File menu, cliquez sur Convertir la programmation Files.
2. Sous Programmation des sorties file, sélectionnez Objet programmeur File (.pof) dans la Programmation file tapez la liste.
3. Dans la liste Mode, sélectionnez Configuration interne.
4. Dans le File zone de nom, spécifiez le file nom pour la programmation file vous voulez créer.
5. Pour générer une carte mémoire File (.map), activez Créer une carte mémoire File (Génération automatique de la sortie_file.carte). Le .map contient l'adresse du CFM et de l'UFM avec le paramètre ICB que vous avez défini via l'option Option/Boot Info.
6.  Pour générer des données de programmation brutes (.rpd), activez Créer des données de configuration RPD (Générer une sortie_file_auto.rpd).
   Avec l'aide de Memory Map File, vous pouvez facilement identifier les données de chaque bloc fonctionnel dans le .rpd file. Vous pouvez également extraire les données flash pour des outils de programmation tiers ou mettre à jour la configuration ou les données utilisateur via l'IP Altera On-Chip Flash.
7. Le .sof peut être ajouté via Input files pour convertir la liste et vous pouvez ajouter jusqu'à deux .sof files.
   • À des fins de mise à niveau du système à distance, vous pouvez conserver les données de la page 0 d'origine dans le fichier .pof et remplacer les données de la page 1 par le nouveau fichier .sof file. Pour ce faire, vous devez ajouter le .pof file à la page 0, alors
     ajoutez la page .sof, puis ajoutez le nouveau .sof file à
8. Une fois tous les paramètres définis, cliquez sur Générer pour générer la programmation associée file.

Programmation du QSPI

Pour programmer le code d'application Nios II dans la mémoire flash QSPI, procédez comme suit :

1. Sur le kit de développement FPGA MAX 10, réglez MAX10_BYPASSn sur 0 pour contourner le périphérique VTAP (MAX II) intégré.
2. Connectez le câble de téléchargement Intel FPGA (anciennement USB Blaster) au connecteur J.TAG en-tête.
3. Dans la fenêtre Programmeur, cliquez sur Configuration du matériel et sélectionnez USB Blaster.
4. Dans la liste Mode, sélectionnez JTAG.
5. Cliquez sur le bouton Détection automatique dans le volet de gauche.
6. Sélectionnez l'appareil à programmer et cliquez sur Ajouter File.
7. Sélectionnez le pfl.sof.
8. Cliquez sur Démarrer pour démarrer la programmation.
9. Une fois la programmation réussie, sans éteindre la carte, cliquez à nouveau sur le bouton Détection automatique dans le volet de gauche. Vous verrez un flash QSPI_512Mb apparaître dans la fenêtre du programmeur.
10. Sélectionnez le périphérique QSPI et cliquez sur Ajouter File.
11. Sélectionnez le .pof file généré précédemment à partir de .hex file.
12. Cliquez sur Démarrer pour commencer à programmer le flash QSPI.

Programmation du FPGA avec l'image initiale à l'aide de JTAG

Vous devez programmer l'app1.pof dans le FPGA en tant qu'image initiale de l'appareil. Pour programmer l'app1.pof dans le FPGA, procédez comme suit :

1. Dans la fenêtre Programmeur, cliquez sur Configuration du matériel et sélectionnez USB Blaster.
2. Dans la liste Mode, sélectionnez JTAG.
3. Cliquez sur le bouton Détection automatique dans le volet de gauche.
4. Sélectionnez l'appareil à programmer et cliquez sur Ajouter File.
5. Sélectionnez le app1.pof.
6. Cliquez sur Démarrer pour démarrer la programmation.

Mise à jour de l'image et déclenchement de la reconfiguration à l'aide de l'UART

Pour configurer à distance votre kit de développement MAX10 FPGA, procédez comme suit :

1. Note: Avant de commencer, assurez-vous de ce qui suit :
   • la broche CONFIG_SEL sur la carte est réglée sur 0
   • le port UART de votre carte est connecté à votre ordinateur
   • Ouvrez Remote Terminal.exe et l'interface du terminal distant s'ouvre.
2. Cliquez sur Paramètres et la fenêtre des paramètres du port série apparaîtra.
3. Définissez les paramètres du terminal distant pour qu'ils correspondent aux paramètres UART sélectionnés dans le noyau IP Quartus II UART. Une fois le réglage terminé, cliquez sur OK.
4. Appuyez sur le bouton nCONFIG du kit de développement ou saisissez 1 dans la zone de texte Envoyer, puis appuyez sur Entrée.
   • Une liste de choix d'opération apparaîtra sur le terminal, comme indiqué ci-dessous :
   • Note: Pour sélectionner une opération, saisissez le numéro dans la zone de texte Envoyer, puis appuyez sur Entrée.
5. Pour mettre à jour l'image d'application 1 avec l'image d'application 2, sélectionnez l'opération 2. Vous serez invité à insérer les adresses de début et de fin de CFM1 et CFM2.
   • Note: L'adresse indiquée sur la carte file inclut les paramètres ICB, CFM et UFM mais l'Altera On-Chip
   • Flash IP peut accéder uniquement aux CFM et UFM. Par conséquent, il existe un décalage d'adresse entre l'adresse indiquée sur la carte file et la fenêtre de paramètres Altera On-Chip Flash IP.
6. Saisissez l'adresse en fonction de l'adresse spécifiée par la fenêtre de paramètres Altera On-Chip Flash IP.
   • L'effacement démarre automatiquement une fois que vous avez entré l'adresse de fin.
7. Une fois l'effacement réussi, vous serez invité à entrer la programmation .rpd file pour l'image d'application 2.
   • Pour télécharger l'image, cliquez sur EnvoyerFile , puis sélectionnez le fichier .rpd contenant l'image d'application 2 uniquement et cliquez sur Ouvrir.
   • Note: Outre l'image d'application 2, vous pouvez utiliser toute nouvelle image que vous souhaitez mettre à jour dans l'appareil.
   • Le processus de mise à jour démarrera directement et vous pourrez suivre la progression via le terminal. Le menu des opérations affichera Terminé et vous pourrez maintenant choisir l'opération suivante.
8. Pour déclencher la reconfiguration, sélectionnez l'opération 4. Vous pouvez observer le comportement des LED indiquant les différentes images chargées dans l'appareil.

Image	État de la DEL (actif bas)
Image de l'usine	01010
Image d'application 1	10101
Image d'application 2	01110

Historique de révision du document

Date	Version	Changements
Février 2017	2017.02.21	Rebaptisé Intel.
Juin 2015	2015.06.15	Version initiale.

Documents / Ressources

Périphériques FPGA Intel MAX 10 sur UART avec le processeur Nios II [pdf] Guide de l'utilisateur MAX 10 appareils FPGA sur UART avec le processeur Nios II, MAX 10 appareils FPGA, sur UART avec le processeur Nios II, sur UART, processeur Nios II UART, Nios II, processeur UART

Références

• Manuel d'utilisation