intel MAX 10 FPGA-apparaten via UART met de Nios II-processor

Productinformatie

Het referentieontwerp biedt een eenvoudige applicatie die basisfuncties voor externe configuratie implementeert in op Nios II gebaseerde systemen voor MAX 10 FPGA-apparaten. De UART-interface in de MAX 10 FPGA Development Kit wordt samen met de Altera UART IP-kern gebruikt om de functionaliteit voor configuratie op afstand te bieden. MAX10 FPGA-apparaten bieden de mogelijkheid om maximaal twee configuratieafbeeldingen op te slaan, wat de functie voor systeemupgrades op afstand verder verbetert.

Afkortingen

Afkorting	Beschrijving
Avalon-MM	Avalon-geheugen-toegewezen configuratie Flash-geheugen
CFM	Grafische gebruikersinterface
ICB	Initialisatieconfiguratiebit
KAART/.kaart	Geheugenkaart File
Nios II EDS	Ondersteuning voor Nios II Embedded Design Suite
PFL	Parallelle Flash Loader IP-kern
POF/.pof	Programmeurobject File
QSPI	Quad seriële randapparatuurinterface
RPD/.rpd	Ruwe programmeergegevens
SBT	Hulpprogramma's voor het bouwen van software
SOF/.sof	SRAM-object File
WINKELWAGEN	Universele asynchrone ontvanger/zender
UFM	Gebruiker flash-geheugen

Instructies voor productgebruik

Voorwaarde

Voor de toepassing van dit referentieontwerp is het vereist dat u beschikt over het aangegeven kennis- of ervaringsniveau op de volgende gebieden:

Vereisten:

Hieronder volgen de hardware- en softwarevereisten voor het referentieontwerp:

Referentie ontwerp Files

File Naam	Beschrijving
Fabrieksafbeelding	In configuratiemodus met dubbele configuratieafbeeldingen, CFM1 en CFM2 worden gecombineerd in één enkele CFM-opslag.
app_afbeelding_1	Quartus II hardware-ontwerp file dat vervangt app_image_2 tijdens een systeemupgrade op afstand.
app_afbeelding_2	De Nios II-softwareapplicatiecode fungeert als controller voor het ontwerp van het externe upgradesysteem.
Remote_system_upgrade.c
fabrieks_toepassing1.pof	Quartus II-programmering file dat bestaat uit fabrieksimage en applicatieafbeelding 1, te programmeren in CFM0 en CFM1 & CFM2 respectievelijk bij de eerste stage.
fabrieks_toepassing1.rpd
applicatie_image_1.rpd
applicatie_image_2.rpd
Nios_application.pof

Het referentieontwerp biedt een eenvoudige applicatie die basisfuncties voor externe configuratie implementeert in op Nios II gebaseerde systemen voor MAX 10 FPGA-apparaten. De UART-interface in de MAX 10 FPGA Development Kit wordt samen met de Altera UART IP-kern gebruikt om de functionaliteit voor configuratie op afstand te bieden.

Gerelateerde informatie

Referentie ontwerp Files

Systeemupgrade op afstand met MAX 10 FPGA voorbijview

Met de functie voor systeemupgrades op afstand kunnen verbeteringen en bugfixes voor FPGA-apparaten op afstand worden uitgevoerd. In een embedded systeemomgeving moet de firmware regelmatig worden bijgewerkt via de verschillende soorten protocollen, zoals UART, Ethernet en I2C. Wanneer het ingebedde systeem een ​​FPGA bevat, kunnen firmware-updates updates van de hardware-image op de FPGA omvatten.
MAX10 FPGA-apparaten bieden de mogelijkheid om maximaal twee configuratieafbeeldingen op te slaan, wat de functie voor systeemupgrades op afstand verder verbetert. Eén van de afbeeldingen zal de back-upafbeelding zijn die wordt geladen als er een fout optreedt in de huidige afbeelding.

Afkortingen

Tabel 1: Lijst met afkortingen

Afkorting Beschrijving
Avalon-MM	Avalon geheugen in kaart gebracht
CFM	Configuratie flash-geheugen
Grafische gebruikersinterface	Grafische gebruikersinterface
ICB	Initialisatieconfiguratiebit
KAART/.kaart	Geheugenkaart File
Nios II EDS	Ondersteuning voor Nios II Embedded Design Suite
PFL	Parallelle Flash Loader IP-kern
POF/.pof	Programmeurobject File

• Intel Corporation. Alle rechten voorbehouden. Intel, het Intel-logo, de woorden en logo's van Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus en Stratix zijn handelsmerken van Intel Corporation of haar dochterondernemingen in de VS en/of andere landen. Intel garandeert de prestaties van zijn FPGA- en halfgeleiderproducten volgens de huidige specificaties in overeenstemming met de standaardgarantie van Intel, maar behoudt zich het recht voor om op elk moment en zonder voorafgaande kennisgeving wijzigingen aan te brengen in producten en services. Intel aanvaardt geen verantwoordelijkheid of aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van informatie, producten of diensten die hierin worden beschreven, behalve zoals uitdrukkelijk schriftelijk door Intel is overeengekomen. Intel-klanten wordt geadviseerd om de nieuwste versie van apparaatspecificaties te verkrijgen voordat ze vertrouwen op gepubliceerde informatie en voordat ze bestellingen voor producten of diensten plaatsen.
• Andere namen en merken kunnen als eigendom van anderen worden opgeëist.

Voorwaarde

Afkorting QSPI	Beschrijving Quad seriële randapparatuurinterface
RPD/.rpd	Ruwe programmeergegevens
SBT	Hulpprogramma's voor het bouwen van software
SOF/.sof	SRAM-object File
UART	Universele asynchrone ontvanger/zender
UFM	Gebruiker flash-geheugen

Voorwaarde

• Voor de toepassing van dit referentieontwerp is het vereist dat u beschikt over het aangegeven kennis- of ervaringsniveau op de volgende gebieden:
• Praktische kennis van Nios II-systemen en de tools om deze te bouwen. Deze systemen en tools omvatten de Quartus® II-software, Qsys en de Nios II EDS.
• Kennis van Intel FPGA-configuratiemethodologieën en -tools, zoals de interne MAX 10 FPGA-configuratie, de functie voor systeemupgrades op afstand en PFL.

Vereisten

• Hieronder volgen de hardware- en softwarevereisten voor het referentieontwerp:
• MAX 10 FPGA-ontwikkelkit
• Quartus II versie 15.0 met Nios II EDS
• Een computer met een werkende UART-driver en interface
• Elk binair/hexadecimaal file editor

Referentie ontwerp Files

Tabel 2: Ontwerp Files Inbegrepen in het referentieontwerp

File Naam Fabrieksafbeelding	Beschrijving • Quartus II-hardwareontwerp file opgeslagen in CFM0. • De reserveimage/fabrieksimage die moet worden gebruikt wanneer de fout optreedt bij het downloaden van de applicatieimage.
app_afbeelding_1	• Quartus II-hardwareontwerp file om op te slaan in CFM1 en CFM2.(1) • De initiële applicatie-image die op het apparaat is geladen.

1. In de configuratiemodus voor dubbele configuratiebeelden worden CFM1 en CFM2 gecombineerd tot een enkele CFM-opslag.

File Naam app_afbeelding_2	Beschrijving Quartus II hardware-ontwerp file dat app_image_2 vervangt tijdens een systeemupgrade op afstand.
Remote_system_upgrade.c	Nios II-softwareapplicatiecode die fungeert als controller voor het ontwerp van het externe upgradesysteem.
Remote Terminal.exe	• Uitvoerbaar file met een GUI. • Functioneert als terminal voor de host voor interactie met de MAX 10 FPGA-ontwikkelkit. • Verzendt programmeergegevens via UART. • Broncode voor deze terminal is inbegrepen.

Tabel 3: Meester Files Inbegrepen in het referentieontwerp

Je kunt deze meester gebruiken files voor het referentieontwerp zonder het ontwerp te compileren files.

File Naam   fabriekstoepassing1.pof fabriekstoepassing1.rpd	Beschrijving Quartus II-programmering file dat bestaat uit fabrieksafbeelding en toepassingsafbeelding 1, te programmeren in respectievelijk CFM0 en CFM1 & CFM2 bij de eerste stage.
fabriekstoepassing2.pof fabriekstoepassing2.rpd	• Quartus II-programmering file dat bestaat uit fabrieksimage en applicatieimage 2. • Applicatie-image 2 wordt later geëxtraheerd om applicatie-image 1 te vervangen tijdens een externe systeemupgrade, hieronder genaamd application_image_2.rpd.
applicatie_image_1.rpd	Quartus II onbewerkte programmeergegevens file die alleen applicatie-afbeelding 1 bevatten.
applicatie_image_2.rpd	Quartus II onbewerkte programmeergegevens file die alleen applicatieafbeelding 2 bevat.
Nios_application.pof	• Programmering file die bestaat uit de Nios II-processorsoftwareapplicatie .hex file alleen. • Te programmeren in externe QSPI-flitser.
pfl.sof	• Quartus II .sof met PFL. • Geprogrammeerd in QSPI-flitser op MAX 10 FPGA-ontwikkelkit.

Referentieontwerp Functionele beschrijving

Nios II Gen2-processor

• De Nios II Gen2-processor in het referentieontwerp heeft de volgende functies:
• Een busmaster die alle interfacebewerkingen met de Altera On-Chip Flash IP-kern afhandelt, inclusief lezen, schrijven en wissen.
• Biedt een algoritme in software om de programmeerbitstream van een hostcomputer te ontvangen en herconfiguratie te activeren via de Dual Configuration IP-kern.
• U moet de resetvector van de processor dienovereenkomstig instellen. Dit is om ervoor te zorgen dat de processor de juiste applicatiecode opstart vanaf UFM of externe QSPI-flash.
• Opmerking: Als de Nios II-applicatiecode groot is, raadt Intel u aan de applicatiecode op te slaan in de externe QSPI-flash. In dit referentieontwerp wijst de resetvector naar de externe QSPI-flitser waar de Nios II-applicatiecode is opgeslagen.

Gerelateerde informatie

• Nios II Gen2 zelfstudie hardwareontwikkeling
• Biedt meer informatie over het ontwikkelen van de Nios II Gen2-processor.

Altera On-Chip Flash IP-kern

• De Altera On-Chip Flash IP-kern functioneert als een interface voor de Nios II-processor om een ​​lees-, schrijf- of wisbewerking uit te voeren naar de CFM en UFM. Met de Altera On-Chip Flash IP-kern kunt u de CFM openen, wissen en bijwerken met een nieuwe configuratiebitstroom. De Altera On-Chip Flash IP-parametereditor toont een vooraf bepaald adresbereik voor elke geheugensector.

Gerelateerde informatie

• Altera On-Chip Flash IP-kern
• Biedt meer informatie over Altera On-Chip Flash IP Core.

Altera dubbele configuratie IP Core

• U kunt de Altera Dual Configuration IP-kern gebruiken om toegang te krijgen tot het externe systeemupgradeblok in MAX 10 FPGA-apparaten. Met de Altera Dual Configuration IP-kern kunt u herconfiguratie activeren zodra de nieuwe image is gedownload.

Gerelateerde informatie

• Altera dubbele configuratie IP Core
• Biedt meer informatie over Altera Dual Configuration IP Core

Altera UART IP-kern

• De UART IP-kern maakt de communicatie van seriële karakterstromen mogelijk tussen een ingebed systeem in MAX 10 FPGA en een extern apparaat. Als Avalon-MM-master communiceert de Nios II-processor met de UART IP-core, die een Avalon-MM-slave is. Deze communicatie vindt plaats door het lezen en schrijven van besturings- en dataregisters.
• De kern implementeert de RS-232-protocoltiming en biedt de volgende functies:
• instelbare baudrate, pariteit, stop en databits
• optionele RTS/CTS-stroombesturingssignalen

Gerelateerde informatie

• UART-kern
• Biedt meer informatie over UART Core.

Generieke Quad SPI-controller IP Core

• De Generieke Quad SPI Controller IP-kern functioneert als een interface tussen MAX 10 FPGA, de externe flitser en de ingebouwde QSPI-flitser. De kern biedt toegang tot de QSPI-flash via lees-, schrijf- en wisbewerkingen.
  Wanneer de Nios II-applicatie wordt uitgebreid met meer instructies, wordt de file grootte van de zeskant file gegenereerd door de Nios II-applicatie zal groter zijn. Boven een bepaalde groottelimiet heeft de UFM niet voldoende ruimte om de applicatiehexadecimaal op te slaan file. Om dit op te lossen, kunt u de externe QSPI-flitser gebruiken die beschikbaar is op de MAX 10 FPGA Development Kit om de applicatiehex op te slaan file.

Het Nios II EDS-softwareapplicatieontwerp

• Het referentieontwerp omvat Nios II-softwareapplicatiecode die het ontwerp van het externe upgradesysteem bestuurt. De Nios II-softwareapplicatiecode reageert via UART op de hostterminal door specifieke instructies uit te voeren.

Applicatie-images op afstand bijwerken

• Nadat u een programmeerbitstream hebt verzonden file Met behulp van de Remote Terminal is de Nios II-softwareapplicatie ontworpen om het volgende te doen:

1. Stel het Altera On-Chip Flash IP core Control Register in om de CFM1- en 2-sector niet meer te beveiligen.
2. Voer een sectorwisbewerking uit op CFM1 en CFM2. De software peilt het statusregister van de Altera On-Chip Flash IP-kern om er zeker van te zijn dat het wissen succesvol is voltooid.
3. Ontvang 4 bytes bitstream tegelijk van stdin. Standaard invoer en uitvoer kunnen worden gebruikt om gegevens rechtstreeks van de hostterminal te ontvangen en de uitvoer daarop af te drukken. Typen standaard invoer- en uitvoeropties kunnen worden ingesteld via de BSP Editor in de Nios II Eclipse Build-tool.
4. Keert de bitvolgorde voor elke byte om.
   • Opmerking: Vanwege de configuratie van Altera On-Chip Flash IP Core moet elke byte aan gegevens worden omgekeerd voordat deze naar CFM wordt geschreven.
5. Begin met het schrijven van 4 bytes aan gegevens tegelijk in CFM1 en CFM2. Dit proces gaat door tot het einde van de programmeerbitstroom.
6. Pollt het statusregister van Altera On-Chip Flash IP om een ​​succesvolle schrijfbewerking te garanderen. Er verschijnt een bericht om aan te geven dat de verzending is voltooid.
   • Opmerking: Als de schrijfbewerking mislukt, stopt de terminal het verzendproces van de bitstroom en genereert een foutmelding.
7. Stelt het controleregister in om CFM1 en CFM2 opnieuw te beveiligen om ongewenste schrijfbewerkingen te voorkomen.

Gerelateerde informatie

• pof Generatie via Convert-programmering Fileis op
• Biedt informatie over het maken van rpd files tijdens conversieprogrammering files.

Herconfiguratie op afstand activeren

• Nadat u de trigger-herconfiguratiebewerking in de host Remote Terminal hebt geselecteerd, zal de Nios II-softwaretoepassing het volgende doen:

1. Ontvang het commando van standaardinvoer.
2. Start de herconfiguratie met de volgende twee schrijfbewerkingen:

• Schrijf 0x03 naar het offsetadres van 0x01 in de Dual Configuration IP-kern. Deze bewerking overschrijft de fysieke CONFIG_SEL-pin en stelt afbeelding 1 in als de volgende opstartconfiguratie-afbeelding.
• Schrijf 0x01 naar het offsetadres van 0x00 in de Dual Configuration IP-kern. Deze bewerking activeert de herconfiguratie van de applicatie-image in CFM1 en CFM2

Referentie ontwerp walkthrough

Programmering genereren Files

• U moet de volgende programmering genereren files voordat u de externe systeemupgrade op de MAX 10 FPGA Development Kit kunt gebruiken:

Voor QSPI-programmering:

• zacht-gebruik de pfl.sof die is opgenomen in het referentieontwerp of u kunt ervoor kiezen om een ​​andere .sof te maken met uw eigen PFL-ontwerp
• pof-configuratie file gegenereerd uit een .hex en geprogrammeerd in de QSPI-flash.
• Voor Systeemupgrade op afstand:
• pof-configuratie file gegenereerd uit een .sof en geprogrammeerd in de interne flash.
• rpd—bevat de gegevens voor de interne flitser, waaronder ICB-instellingen, CFM0, CFM1 en UFM.
• kaart – bezit het adres voor elke geheugensector van ICB-instellingen, CFMO, CFM0 en UFM.

Genereren files voor QSPI-programmering

Om de .pof te genereren file voer voor QSPI-programmering de volgende stappen uit:

1. Bouw het Nios II-project en genereer HEX file.
   • Opmerking: Raadpleeg AN730: Nios II-processoropstartmethoden in MAX 10-apparaten voor informatie over het bouwen van een Nios II-project en het genereren van HEX file.
2. Op de File menu, klik op Programmering converteren Files.
3. Onder Uitvoerprogrammering file, selecteer Programmeurobject File (.pof) in Programmering file soort lijst.
4. Selecteer 1-bit passief serieel in de lijst Modus.
5. Selecteer CFI_512Mb in de lijst Configuratie-apparaat.
6. In de File naamvak, specificeer de file naam voor de programmering file je wilt creëren.
7. In de Ingang fileOm de lijst te converteren, verwijdert u de rij Opties en SOF-gegevens. Klik op Hex-gegevens toevoegen. Er verschijnt een dialoogvenster Hex-gegevens toevoegen. In het vak Hex-gegevens toevoegen selecteert u Absolute adressering en voegt u de .hex in file gegenereerd met Nios II EDS Build Tools.
8. Nadat alle instellingen zijn ingesteld, klikt u op Genereren om gerelateerde programmering te genereren file.

Gerelateerde informatie

AN730: Nios II-processoropstartmethoden in MAX 10 FPGA-apparaten
Genereren files voor systeemupgrade op afstand

Om de .pof, .map en .rpd te genereren fileVoer voor een externe systeemupgrade de volgende stappen uit:

1. Herstel de Factory_image, application_image_1 en application_image_2, en compileer alle drie de ontwerpen.
2. Genereer twee .pof files beschreven in de volgende tabel:
   • Opmerking: Raadpleeg .pof-generatie via conversieprogrammering Files voor stappen voor het genereren van .pof files.
3. Open app2.rpd met een willekeurige hex-editor.
4. Selecteer in de hex-editor het binaire gegevensblok op basis van de begin- en eindoffset door te verwijzen naar de .map file. De start- en eindoffset voor het 10M50-apparaat is respectievelijk 0x12000 en 0xB9FFF. Kopieer dit blok naar een nieuw file en sla het op in een ander .rpd-bestand file. Deze nieuwe .rpd file bevat alleen applicatieafbeelding 2.

pof Generatie via Convert-programmering Files

Om .sof files naar .pof files, volg deze stappen:

1. Op de File menu, klik op Programmering converteren Files.
2. Onder Uitvoerprogrammering file, selecteer Programmeurobject File (.pof) in Programmering file soort lijst.
3. Selecteer Interne configuratie in de lijst Modus.
4. In de File naamvak, specificeer de file naam voor de programmering file je wilt creëren.
5. Om een ​​Geheugenkaart te genereren File (.map), schakel Geheugenkaart maken in File (Automatisch output genereren_file.kaart). De .map bevat het adres van de CFM en UFM met de ICB-instelling die u instelt via de optie Option/Boot Info.
6.  Om onbewerkte programmeergegevens (.rpd) te genereren, schakelt u Configuratiegegevens maken RPD in (Genereer uitvoer_file_auto.rpd).
   Met behulp van Memory Map File, kunt u eenvoudig de gegevens voor elk functioneel blok in de .rpd identificeren file. U kunt ook de flashgegevens extraheren voor programmeertools van derden of de configuratie of gebruikersgegevens bijwerken via de Altera On-Chip Flash IP.
7. De .sof kan worden toegevoegd via Input files om de lijst te converteren en u kunt maximaal twee .sof toevoegen files.
   • Voor systeemupgrades op afstand kunt u de originele pagina 0-gegevens in de .pof behouden en pagina 1-gegevens vervangen door nieuwe .sof file. Om dit uit te voeren, moet je de .pof toevoegen file op pagina 0 dan
     voeg de .sof-pagina toe en voeg vervolgens de nieuwe .sof toe file naar
8. Nadat alle instellingen zijn ingesteld, klikt u op Genereren om gerelateerde programmering te genereren file.

Programmeren van de QSPI

Voer de volgende stappen uit om de Nios II-toepassingscode in de QSPI-flash te programmeren:

1. Op de MAX 10 FPGA Development Kit schakelt u MAX10_BYPASSn naar 0 om het ingebouwde VTAP (MAX II)-apparaat te omzeilen.
2. Sluit de Intel FPGA-downloadkabel (voorheen USB Blaster) aan op de JTAG koptekst.
3. Klik in het Programmer-venster op Hardware-installatie en selecteer USB Blaster.
4. Selecteer J in de lijst ModusTAG.
5. Klik op de knop Automatische detectie in het linkerdeelvenster.
6. Selecteer het apparaat dat u wilt programmeren en klik op Toevoegen File.
7. Selecteer de pfl.sof.
8. Klik op Start om het programmeren te starten.
9. Nadat het programmeren is gelukt, zonder het bord uit te schakelen, klikt u opnieuw op de knop Auto Detect in het linkerdeelvenster. U ziet een QSPI_512Mb-flash verschijnen in het programmeervenster.
10. Selecteer het QSPI-apparaat en klik op Toevoegen File.
11. Selecteer de .pof file eerder gegenereerd vanuit .hex file.
12. Klik op Start om het programmeren van de QSPI-flitser te starten.

Programmeren van de FPGA met initiële afbeelding met behulp van JTAG

U moet app1.pof in de FPGA programmeren als de initiële afbeelding van het apparaat. Om de app1.pof in de FPGA te programmeren, voert u de volgende stappen uit:

1. Klik in het Programmer-venster op Hardware-installatie en selecteer USB Blaster.
2. Selecteer J in de lijst ModusTAG.
3. Klik op de knop Automatische detectie in het linkerdeelvenster.
4. Selecteer het apparaat dat u wilt programmeren en klik op Toevoegen File.
5. Selecteer de app1.pof.
6. Klik op Start om het programmeren te starten.

Afbeelding bijwerken en herconfiguratie activeren met behulp van UART

Voer de volgende stappen uit om uw MAX10 FPGA-ontwikkelkit op afstand te configureren:

1. Opmerking: Zorg voordat u begint voor het volgende:
   • de CONFIG_SEL-pin op het bord is ingesteld op 0
   • de UART-poort van uw bord is aangesloten op uw computer
   • Open Remote Terminal.exe en de Remote Terminal-interface wordt geopend.
2. Klik op Instellingen en het venster met seriële poortinstellingen verschijnt.
3. Stel de parameters van de externe terminal zo in dat ze overeenkomen met de UART-instellingen die zijn geselecteerd in de Quartus II UART IP-kern. Nadat de instelling is voltooid, klikt u op OK.
4. Druk op de nCONFIG-knop op de ontwikkelkit of toets 1 in in het tekstvak Verzenden en druk vervolgens op Enter.
   • Er verschijnt een lijst met bedieningskeuzes op de terminal, zoals hieronder weergegeven:
   • Opmerking: Om een ​​bewerking te selecteren, toetst u het getal in het tekstvak Verzenden in en drukt u vervolgens op Enter.
5. Om applicatie-image 1 bij te werken met applicatie-image 2, selecteert u handeling 2. U wordt gevraagd het start- en eindadres van CFM1 en CFM2 in te voeren.
   • Opmerking: Het adres dat op de kaart wordt weergegeven file omvat ICB-instellingen, CFM en UFM maar de Altera On-Chip
   • Flash IP heeft alleen toegang tot CFM en UFM. Er is dus een adresverschuiving tussen het adres dat op de kaart wordt weergegeven file en Altera On-Chip Flash IP-parametervenster.
6. Voer het adres in op basis van het adres dat is opgegeven in het Altera On-Chip Flash IP-parametervenster.
   • Het wissen start automatisch nadat u het eindadres heeft ingevoerd.
7. Nadat het wissen is gelukt, wordt u gevraagd het programmeren van .rpd in te voeren file voor toepassingsafbeelding 2.
   • Om de afbeelding te uploaden, klikt u op VerzendenFile en selecteer vervolgens het .rpd-bestand dat alleen applicatie-image 2 bevat en klik op Openen.
   • Opmerking: Behalve applicatie-image 2 kunt u elke nieuwe image gebruiken die u op het apparaat wilt bijwerken.
   • Het updateproces start direct en u kunt de voortgang volgen via de terminal. Het bedieningsmenu geeft de melding Gereed en u kunt nu de volgende handeling kiezen.
8. Om de herconfiguratie te activeren, selecteert u bewerking 4. U kunt het LED-gedrag observeren dat de verschillende afbeeldingen aangeeft die in het apparaat zijn geladen.

Afbeelding	LED-status (actief laag)
Fabrieksafbeelding	01010
Toepassingsafbeelding 1	10101
Toepassingsafbeelding 2	01110

Document revisiegeschiedenis

Datum	Versie	Wijzigingen
Februari 2017	2017.02.21	Omgedoopt tot Intel.
Juni 2015	2015.06.15	Eerste release.

Documenten / Bronnen

intel MAX 10 FPGA-apparaten via UART met de Nios II-processor [pdf] Gebruikershandleiding MAX 10 FPGA-apparaten via UART met de Nios II-processor, MAX 10 FPGA-apparaten, via UART met de Nios II-processor, via UART, Nios II-processor UART, Nios II, Processor UART

Referenties

• Gebruiksaanwijzing