intel MAX 10 FPGA Device Over UART na may Nios II Processor

Impormasyon ng Produkto

Ang reference na disenyo ay nagbibigay ng isang simpleng application na nagpapatupad ng mga pangunahing tampok na remote configuration sa Nios II-based na mga system para sa MAX 10 FPGA device. Ang interface ng UART na kasama sa MAX 10 FPGA Development Kit ay ginagamit kasama ng Altera UART IP core upang ibigay ang remote configuration functionality. Ang MAX10 FPGA device ay nagbibigay ng kakayahang mag-imbak ng hanggang dalawang larawan ng pagsasaayos na higit na nagpapahusay sa tampok na pag-upgrade ng malayuang sistema.

Mga pagdadaglat

Pagpapaikli	Paglalarawan
Avalon-MM	Avalon Memory-Mapped Configuration Flash memory
CFM	Graphical na interface ng gumagamit
ICB	Bit ng Configuration ng Initialization
MAPA/.mapa	Memory Map File
Nios II EDS	Suporta sa Nios II na Naka-embed na Design Suite
PFL	Parallel Flash Loader IP core
POF/.pof	Bagay ng Programmer File
QSPI	Quad serial peripheral interface
RPD/.rpd	Raw programming data
SBT	Mga Tool sa Pagbuo ng Software
SOF/.sof	Bagay ng SRAM File
CART	Pangkalahatang asynchronous na receiver/transmitter
UFM	Flash memory ng user

Mga Tagubilin sa Paggamit ng Produkto

Prerequisite

Ang aplikasyon ng disenyong ito ng sanggunian ay nangangailangan sa iyo na magkaroon ng ipinahiwatig na antas ng kaalaman o karanasan sa mga sumusunod na lugar:

Mga kinakailangan:

Ang mga sumusunod ay ang hardware at software na kinakailangan para sa reference na disenyo:

Disenyo ng Sanggunian Files

File Pangalan	Paglalarawan
Factory_image	Sa dual configuration images configuration mode, CFM1 at CFM2 ay pinagsama sa isang imbakan ng CFM.
app_image_1	Quartus II na disenyo ng hardware file na pumapalit sa app_image_2 sa panahon ng isang remote na pag-upgrade ng system.
app_image_2	Ang Nios II software application code ay gumaganap bilang controller para sa ang disenyo ng remote upgrade system.
Remote_system_upgrade.c
factory_application1.pof	Quartus II programming file na binubuo ng factory image at larawan ng application 1, na ma-program sa CFM0 at CFM1 at CFM2 ayon sa pagkakabanggit sa inisyal na stage.
factory_application1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

Ang reference na disenyo ay nagbibigay ng isang simpleng application na nagpapatupad ng mga pangunahing tampok na remote configuration sa Nios II-based na mga system para sa MAX 10 FPGA device. Ang interface ng UART na kasama sa MAX 10 FPGA Development Kit ay ginagamit kasama ng Altera UART IP core upang ibigay ang remote configuration functionality.

Kaugnay na Impormasyon

Disenyo ng Sanggunian Files

Remote System Upgrade na may MAX 10 FPGA Overview

Gamit ang tampok na pag-upgrade ng remote system, ang mga pagpapahusay at pag-aayos ng bug para sa mga FPGA device ay maaaring gawin nang malayuan. Sa isang naka-embed na kapaligiran ng system, kailangang i-update ang firmware nang madalas sa iba't ibang uri ng protocol, gaya ng UART, Ethernet, at I2C. Kapag ang naka-embed na system ay may kasamang FPGA, ang mga update ng firmware ay maaaring magsama ng mga update ng imahe ng hardware sa FPGA.
Ang MAX10 FPGA device ay nagbibigay ng kakayahang mag-imbak ng hanggang dalawang larawan ng pagsasaayos na higit na nagpapahusay sa tampok na pag-upgrade ng malayuang sistema. Ang isa sa mga imahe ay ang back up na imahe na na-load kung ang isang error ay nangyari sa kasalukuyang larawan.

Mga pagdadaglat

Talahanayan 1: Listahan ng mga Daglat

Maikling Paglalarawan
Avalon-MM	Avalon Memory-Mapped
CFM	Pag-configure ng flash memory
GUI	Graphical na interface ng gumagamit
ICB	Bit ng Configuration ng Initialization
MAPA/.mapa	Memory Map File
Nios II EDS	Suporta sa Nios II na Naka-embed na Design Suite
PFL	Parallel Flash Loader IP core
POF/.pof	Bagay ng Programmer File

• Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus at Stratix na mga salita at logo ay mga trademark ng Intel Corporation o mga subsidiary nito sa US at/o iba pang mga bansa. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
• Maaaring i-claim ang ibang mga pangalan at brand bilang pag-aari ng iba.

Prerequisite

Pagpapaikli QSPI	Paglalarawan Quad serial peripheral interface
RPD/.rpd	Raw programming data
SBT	Mga Tool sa Pagbuo ng Software
SOF/.sof	Bagay ng SRAM File
UART	Pangkalahatang asynchronous na receiver/transmitter
UFM	Flash memory ng user

Prerequisite

• Ang aplikasyon ng disenyong ito ng sanggunian ay nangangailangan sa iyo na magkaroon ng ipinahiwatig na antas ng kaalaman o karanasan sa mga sumusunod na lugar:
• Kaalaman sa paggawa ng mga sistema ng Nios II at ang mga tool sa pagbuo ng mga ito. Kasama sa mga system at tool na ito ang software ng Quartus® II, Qsys, at ang Nios II EDS.
• Kaalaman sa mga pamamaraan at tool sa pagsasaayos ng Intel FPGA, tulad ng panloob na pagsasaayos ng MAX 10 FPGA, tampok na pag-upgrade ng remote system at PFL.

Mga kinakailangan

• Ang mga sumusunod ay ang hardware at software na kinakailangan para sa reference na disenyo:
• MAX 10 FPGA development kit
• Quartus II bersyon 15.0 na may Nios II EDS
• Isang computer na may gumaganang UART driver at interface
• Anumang binary/hexadecimal file editor

Disenyo ng Sanggunian Files

Talahanayan 2: Disenyo Files Kasama sa Reference Design

File Pangalan Factory_image	Paglalarawan • Quartus II na disenyo ng hardware file na maiimbak sa CFM0. • Ang fallback na imahe/factory image na gagamitin kapag ang error ay nangyari sa application image download.
app_image_1	• Quartus II na disenyo ng hardware file na iimbak sa CFM1 at CFM2.(1) • Ang unang larawan ng application na na-load sa device.

1. Sa dual configuration images configuration mode, ang CFM1 at CFM2 ay pinagsama sa iisang CFM storage.

File Pangalan app_image_2	Paglalarawan Quartus II na disenyo ng hardware file na pumapalit sa app_image_2 sa panahon ng remote na pag-upgrade ng system.
Remote_system_ upgrade.c	Nios II software application code na kumikilos bilang controller para sa remote upgrade system na disenyo.
Malayong Terminal.exe	• Maipapatupad file na may GUI. • Nagsisilbing terminal para makipag-ugnayan ang host sa MAX 10 FPGA development kit. • Nagpapadala ng data ng programming sa pamamagitan ng UART. • Ang source code para sa terminal na ito ay kasama.

Talahanayan 3: Guro Files Kasama sa Reference Design

Maaari mong gamitin ang mga master na ito files para sa reference na disenyo nang hindi kino-compile ang disenyo files.

File Pangalan   factory_application1.pof factory_application1.rpd	Paglalarawan Quartus II programming file na binubuo ng factory image at application image 1, na i-program sa CFM0 at CFM1 & CFM2 ayon sa pagkakabanggit sa inisyal na stage.
factory_application2.pof factory_application2.rpd	• Quartus II programming file na binubuo ng factory image at application image 2. • Ang application image 2 ay kukunin sa ibang pagkakataon upang palitan ang application image 1 sa panahon ng remote system upgrade, na pinangalanang application_ image_2.rpd sa ibaba.
application_image_1.rpd	Quartus II raw programming data file na naglalaman ng application image 1 lamang.
application_image_2.rpd	Quartus II raw programming data file na naglalaman ng application image 2 lang.
Nios_application.pof	• Programming file na binubuo ng Nios II processor software application .hex file lamang. • Upang ma-program sa panlabas na QSPI flash.
pfl.sof	• Quartus II .sof naglalaman ng PFL. • Naka-program sa QSPI flash sa MAX 10 FPGA Development kit.

Reference Design Functional Description

Nios II Gen2 Processor

• Ang Nios II Gen2 Processor sa reference na disenyo ay may mga sumusunod na function:
• Isang bus master na humahawak sa lahat ng mga pagpapatakbo ng interface gamit ang Altera On-Chip Flash IP core kasama ang pagbabasa, pagsulat, at pagbura.
• Nagbibigay ng algorithm sa software upang matanggap ang programming bit stream mula sa isang host computer at mag-trigger ng reconfiguration sa pamamagitan ng Dual Configuration IP core.
• Kailangan mong itakda ang reset vector ng processor nang naaayon. Ito ay upang matiyak na ang processor ay nagbo-boot ng tamang application code mula sa alinman sa UFM o panlabas na QSPI flash.
• Tandaan: Kung malaki ang Nios II application code, inirerekomenda ng Intel na iimbak mo ang application code sa external na QSPI flash. Sa reference na disenyong ito, ang reset vector ay tumuturo sa panlabas na QSPI flash kung saan naka-store ang Nios II application code.

Kaugnay na Impormasyon

• Tutorial sa Pagpapaunlad ng Hardware ng Nios II Gen2
• Nagbibigay ng higit pang impormasyon tungkol sa pagbuo ng Nios II Gen2 Processor.

Altera On-Chip Flash IP Core

• Ang Altera On-Chip Flash IP core ay gumagana bilang isang interface para sa Nios II processor na magsagawa ng read, write o burahin na operasyon sa CFM at UFM. Nagbibigay-daan sa iyo ang Altera On-Chip Flash IP core na i-access, burahin at i-update ang CFM gamit ang bagong configuration bit stream. Ang Altera On-Chip Flash IP parameter editor ay nagpapakita ng isang paunang natukoy na hanay ng address para sa bawat sektor ng memorya.

Kaugnay na Impormasyon

• Altera On-Chip Flash IP Core
• Nagbibigay ng higit pang impormasyon tungkol sa Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Maaari mong gamitin ang Altera Dual Configuration IP core para ma-access ang remote system upgrade block sa MAX 10 FPGA device. Binibigyang-daan ka ng Altera Dual Configuration IP core na mag-trigger ng reconfiguration kapag na-download na ang bagong larawan.

Kaugnay na Impormasyon

• Altera Dual Configuration IP Core
• Nagbibigay ng higit pang impormasyon tungkol sa Altera Dual Configuration IP Core

Altera UART IP Core

• Ang UART IP core ay nagbibigay-daan sa komunikasyon ng mga serial character stream sa pagitan ng isang naka-embed na system sa MAX 10 FPGA at isang panlabas na device. Bilang isang Avalon-MM master, ang Nios II processor ay nakikipag-ugnayan sa UART IP core, na isang Avalon-MM slave. Ginagawa ang komunikasyong ito sa pamamagitan ng pagbabasa at pagsulat ng kontrol at mga rehistro ng data.
• Ang core ay nagpapatupad ng RS-232 protocol timing at nagbibigay ng mga sumusunod na feature:
• adjustable baud rate, parity, stop, at data bits
• opsyonal na RTS/CTS flow control signal

Kaugnay na Impormasyon

• UART Core
• Nagbibigay ng higit pang impormasyon tungkol sa UART Core.

Generic Quad SPI Controller IP Core

• Ang Generic Quad SPI Controller IP core ay gumagana bilang isang interface sa pagitan ng MAX 10 FPGA, ang panlabas na flash at ang on-board na QSPI flash. Ang core ay nagbibigay ng access sa QSPI flash sa pamamagitan ng read, write at bura operations.
  Kapag lumawak ang Nios II application na may higit pang mga tagubilin, ang file laki ng hex file na nabuo mula sa Nios II application ay magiging mas malaki. Lampas sa isang partikular na limitasyon sa laki, ang UFM ay hindi magkakaroon ng sapat na espasyo upang iimbak ang application hex file. Upang malutas ito, maaari mong gamitin ang panlabas na QSPI flash na magagamit sa MAX 10 FPGA Development kit upang iimbak ang application hex file.

Ang Nios II EDS Software Application Design

• Kasama sa reference na disenyo ang Nios II software application code na kumokontrol sa remote upgrade system na disenyo. Ang Nios II software application code ay tumutugon sa host terminal sa pamamagitan ng UART sa pamamagitan ng pagpapatupad ng mga partikular na tagubilin.

Pag-update ng Mga Larawan ng Application nang Malayo

• Pagkatapos mong mailipat ang isang programming bit stream file gamit ang Remote Terminal, ang Nios II software application ay idinisenyo gawin ang sumusunod:

1. Itakda ang Altera On-Chip Flash IP core Control Register upang alisin sa proteksyon ang sektor ng CFM1 at 2.
2. Magsagawa ng sector erase operation sa CFM1 at CFM2. Binoboto ng software ang rehistro ng katayuan ng Altera On-Chip Flash IP core upang matiyak na nakumpleto ang matagumpay na pagbura.
3. Makatanggap ng 4 na bytes ng bit stream sa isang pagkakataon mula sa stdin. Maaaring gamitin ang karaniwang input at output upang makatanggap ng data nang direkta mula sa host terminal at mag-print ng output papunta dito. Ang mga uri ng karaniwang input at output na opsyon ay maaaring itakda sa pamamagitan ng BSP Editor sa Nios II Eclipse Build tool.
4. Binabaliktad ang bit order para sa bawat byte.
   • Tandaan: Dahil sa pagsasaayos ng Altera On-Chip Flash IP Core, kailangang i-reverse ang bawat byte ng data bago ito isulat sa CFM.
5. Magsimulang magsulat ng 4 na byte ng data sa isang pagkakataon sa CFM1 at CFM2. Ang prosesong ito ay nagpapatuloy hanggang sa katapusan ng programming bit stream.
6. I-poll ang rehistro ng katayuan ng Altera On-Chip Flash IP upang matiyak ang matagumpay na operasyon ng pagsulat. Nag-prompt ng mensahe upang ipahiwatig na kumpleto na ang paghahatid.
   • Tandaan: Kung nabigo ang write operation, ihihinto ng terminal ang proseso ng pagpapadala ng bit stream at bubuo ng mensahe ng error.
7. Itinatakda ang Control Register upang muling protektahan ang CFM1 at CFM2 upang maiwasan ang anumang hindi gustong operasyon ng pagsulat.

Kaugnay na Impormasyon

• Pof Generation sa pamamagitan ng Convert Programming Files on
• Nagbibigay ng impormasyon tungkol sa paggawa ng rpd files sa panahon ng convert programming files.

Pagti-trigger ng Reconfiguration nang Malayo

• Pagkatapos mong piliin ang trigger reconfiguration operation sa host Remote Terminal, gagawin ng Nios II software application ang sumusunod:

1. Tanggapin ang utos mula sa karaniwang input.
2. Simulan ang reconfiguration gamit ang sumusunod na dalawang write operations:

• Isulat ang 0x03 sa offset na address ng 0x01 sa Dual Configuration IP core. Ino-overwrite ng operasyong ito ang pisikal na CONFIG_SEL pin at itinatakda ang Larawan 1 bilang susunod na larawan ng configuration ng boot.
• Isulat ang 0x01 sa offset na address na 0x00 sa Dual Configuration IP core. Ang operasyong ito ay nagti-trigger ng muling pagsasaayos sa imahe ng application sa CFM1 at CFM2

Walkthrough sa Disenyo ng Sanggunian

Pagbuo ng Programming Files

• Kailangan mong bumuo ng sumusunod na programming filebago magamit ang remote system upgrade sa MAX 10 FPGA Development kit:

Para sa QSPI Programming:

• sof—gamitin ang pfl.sof na kasama sa reference na disenyo o maaari mong piliing gumawa ng ibang .sof na naglalaman ng sarili mong disenyo ng PFL
• pof—configuration file nabuo mula sa isang .hex at na-program sa QSPI flash.
• Para sa malayuang Pag-upgrade ng System:
• pof—configuration file nabuo mula sa isang .sof at na-program sa panloob na flash.
• rpd—naglalaman ng ang data para sa panloob na flash na kinabibilangan ng mga setting ng ICB, CFM0, CFM1 at UFM.
• mapa—hawak ang address para sa bawat sektor ng memorya ng mga setting ng ICB, CFM0, CFM1 at UFM.

Bumubuo filepara sa QSPI Programming

Upang makabuo ng .pof file para sa QSPI programming, gawin ang mga sumusunod na hakbang:

1. Bumuo ng Nios II Project at bumuo ng HEX file.
   • Tandaan: Sumangguni sa AN730: Nios II Processor Booting Methods In MAX 10 Devices para sa impormasyon tungkol sa pagbuo ng Nios II project at pagbuo ng HEX file.
2. sa File menu, i-click ang I-convert ang Programming Files.
3. Sa ilalim ng Output programming file, piliin ang Programmer Object File (.pof) sa Programming file uri ng listahan.
4. Sa listahan ng Mode, piliin ang 1-bit Passive Serial.
5. Sa listahan ng Configuration device, piliin ang CFI_512Mb.
6. Sa File kahon ng pangalan, tukuyin ang file pangalan para sa programming file gusto mong lumikha.
7. Sa Input files upang i-convert ang listahan, alisin ang Options at SOF data row. I-click ang Magdagdag ng Hex Data at lalabas ang isang dialog box na Magdagdag ng Hex Data. Sa kahon na Magdagdag ng Hex Data, piliin ang Absolute addressing at ipasok ang .hex file nabuo mula sa Nios II EDS Build Tools.
8. Pagkatapos maitakda ang lahat ng mga setting, i-click ang Bumuo upang bumuo ng mga nauugnay na programming file.

Kaugnay na Impormasyon

AN730: Nios II Processor Booting Methods Sa MAX 10 FPGA Devices
Bumubuo filepara sa Remote System Upgrade

Upang makabuo ng .pof, .map at .rpd files para sa remote na pag-upgrade ng system, gawin ang mga sumusunod na hakbang:

1. Ibalik ang Factory_image, application_image_1 at application_image_2, at i-compile ang lahat ng tatlong disenyo.
2. Bumuo ng dalawang .pof files inilalarawan sa sumusunod na talahanayan:
   • Tandaan: Sumangguni sa .pof Generation sa pamamagitan ng Convert Programming Files para sa mga hakbang sa pagbuo ng .pof files.
3. Buksan ang app2.rpd gamit ang anumang hex editor.
4. Sa hex editor, piliin ang binary data block batay sa simula at pagtatapos na offset sa pamamagitan ng pagtukoy sa .map file. Ang start at end offset para sa 10M50 device ay 0x12000 at 0xB9FFF ayon sa pagkakabanggit. Kopyahin ang block na ito sa bago file at i-save ito sa ibang .rpd file. Ang bagong .rpd na ito file naglalaman ng application image 2 lamang.

Pof Generation sa pamamagitan ng Convert Programming Files

Upang i-convert ang .sof files to .pof files, sundin ang mga hakbang na ito:

1. sa File menu, i-click ang I-convert ang Programming Files.
2. Sa ilalim ng Output programming file, piliin ang Programmer Object File (.pof) sa Programming file uri ng listahan.
3. Sa listahan ng Mode, piliin ang Internal Configuration.
4. Sa File kahon ng pangalan, tukuyin ang file pangalan para sa programming file gusto mong lumikha.
5. Upang makabuo ng Memory Map File (.map), i-on ang Lumikha ng Memory Map File (Awtomatikong bumuo ng output_file.mapa). Ang .map ay naglalaman ng address ng CFM at UFM na may setting ng ICB na itinakda mo sa pamamagitan ng opsyong Option/Boot Info.
6.  Upang bumuo ng Raw Programming Data (.rpd), i-on ang Lumikha ng config data RPD (Bumuo ng output_file_auto.rpd).
   Sa tulong ng Memory Map File, madali mong matukoy ang data para sa bawat functional block sa .rpd file. Maaari mo ring i-extract ang flash data para sa mga third party na tool sa programming o i-update ang configuration o data ng user sa pamamagitan ng Altera On-Chip Flash IP.
7. Ang .sof ay maaaring idagdag sa pamamagitan ng Input files upang i-convert ang listahan at maaari kang magdagdag ng hanggang dalawang .sof files.
   • Para sa mga layunin ng malayuang pag-upgrade ng system, maaari mong panatilihin ang orihinal na data ng page 0 sa .pof, at palitan ang data ng page 1 ng bagong .sof file. Upang maisagawa ito, kailangan mong idagdag ang .pof file sa pahina 0, pagkatapos
     idagdag ang .sof page, pagkatapos ay idagdag ang bagong .sof file sa
8. Pagkatapos maitakda ang lahat ng mga setting, i-click ang Bumuo upang bumuo ng mga nauugnay na programming file.

Pagprograma ng QSPI

Upang i-program ang Nios II application code sa QSPI flash, gawin ang mga sumusunod na hakbang:

1. Sa MAX 10 FPGA Development Kit, ilipat ang MAX10_BYPASSn sa 0 upang i-bypass ang on-board na VTAP (MAX II) na device.
2. Ikonekta ang Intel FPGA Download Cable (dating USB Blaster) sa JTAG header.
3. Sa window ng Programmer, i-click ang Hardware Setup at piliin ang USB Blaster.
4. Sa listahan ng Mode, piliin ang JTAG.
5. I-click ang Auto Detect na button sa kaliwang pane.
6. Piliin ang device na ipo-program, at i-click ang Idagdag File.
7. Piliin ang pfl.sof.
8. I-click ang Start para simulan ang programming.
9. Pagkatapos na matagumpay ang programming, nang hindi pinapatay ang board, i-click muli ang Auto Detect na button sa kaliwang pane. Makakakita ka ng QSPI_512Mb flash na lalabas sa window ng programmer.
10. Piliin ang QSPI device, at i-click ang Add File.
11. Piliin ang .pof file nabuo dati mula sa .hex file.
12. I-click ang Start para simulan ang pagprograma ng QSPI flash.

Pagprograma ng FPGA gamit ang Initial Image gamit ang JTAG

Kailangan mong i-program ang app1.pof sa FPGA bilang unang larawan ng device. Upang i-program ang app1.pof sa FPGA, gawin ang mga sumusunod na hakbang:

1. Sa window ng Programmer, i-click ang Hardware Setup at piliin ang USB Blaster.
2. Sa listahan ng Mode, piliin ang JTAG.
3. I-click ang Auto Detect na button sa kaliwang pane.
4. Piliin ang device na ipo-program, at i-click ang Idagdag File.
5. Piliin ang app1.pof.
6. I-click ang Start para simulan ang programming.

Pag-update ng Imahe at Pag-trigger ng Reconfiguration gamit ang UART

Upang malayuang i-configure ang iyong MAX10 FPGA development kit, gawin ang mga sumusunod na hakbang:

1. Tandaan: Bago ka magsimula, tiyakin ang sumusunod:
   • ang CONFIG_SEL pin sa board ay nakatakda sa 0
   • nakakonekta ang UART port ng iyong board sa iyong computer
   • Buksan ang Remote Terminal.exe at bubukas ang interface ng Remote Terminal.
2. I-click ang Mga Setting at lilitaw ang window ng mga setting ng Serial port.
3. Itakda ang mga parameter ng remote terminal upang tumugma sa mga setting ng UART na pinili sa Quartus II UART IP core. Pagkatapos makumpleto ang setting, i-click ang OK.
4. Pindutin ang nCONFIG button sa development kit o key-in 1 sa Send text box, at pagkatapos ay pindutin ang Enter.
   • Ang isang listahan ng mga pagpipilian sa pagpapatakbo ay lilitaw sa terminal, tulad ng ipinapakita sa ibaba:
   • Tandaan: Upang pumili ng isang operasyon, ipasok ang numero sa Ipadala ang text box, at pagkatapos ay pindutin ang Enter.
5. Upang i-update ang application image 1 gamit ang application image 2, piliin ang operation 2. Ipo-prompt kang ipasok ang start at end address ng CFM1 at CFM2.
   • Tandaan: Ang address na ipinapakita sa mapa file kasama ang mga setting ng ICB, CFM at UFM ngunit ang Altera On-Chip
   • Maaaring ma-access ng Flash IP ang CFM at UFM lamang. Samakatuwid, mayroong isang address offset sa pagitan ng address na ipinapakita sa mapa file at Altera On-Chip Flash IP parameter window.
6. Ipasok ang address batay sa address na tinukoy ng Altera On-Chip Flash IP parameter window.
   • Awtomatikong magsisimula ang bura pagkatapos mong ilagay ang end address.
7. Pagkatapos matagumpay na burahin, ipo-prompt kang pumasok sa programming .rpd file para sa larawan ng aplikasyon 2.
   • Upang mag-upload ng larawan, i-click ang IpadalaFile button, at pagkatapos ay piliin ang .rpd na naglalaman lamang ng larawan ng application 2 at i-click ang Buksan.
   • Tandaan: Maliban sa application image 2, maaari mong gamitin ang anumang bagong larawan na gusto mong i-update sa device.
   • Direktang magsisimula ang proseso ng pag-update at masusubaybayan mo ang pag-usad sa pamamagitan ng terminal. Ang menu ng pagpapatakbo ay mag-prompt ng Tapos na at maaari mo na ngayong piliin ang susunod na operasyon.
8. Upang ma-trigger ang reconfiguration, piliin ang operasyon 4. Maaari mong obserbahan ang LED na gawi na nagpapahiwatig ng iba't ibang imahe na na-load sa device.

Imahe	Status ng LED (Mababang Aktibo)
Larawan ng Pabrika	01010
Larawan ng Application 1	10101
Larawan ng Application 2	01110

Kasaysayan ng Pagbabago ng Dokumento

Petsa	Bersyon	Mga pagbabago
Pebrero 2017	2017.02.21	Ni-rebrand bilang Intel.
Hunyo 2015	2015.06.15	Paunang paglabas.

Mga Dokumento / Mga Mapagkukunan

intel MAX 10 FPGA Device Over UART na may Nios II Processor [pdf] Gabay sa Gumagamit MAX 10 FPGA Device Over UART na may Nios II Processor, MAX 10 FPGA Devices, Over UART na may Nios II Processor, Over UART, Nios II Processor UART, Nios II, Processor UART

Mga sanggunian

• User Manual