Nios II 프로세서를 사용하는 UART를 통한 Intel MAX 10 FPGA 장치

제품 정보

참조 설계는 MAX 10 FPGA 장치용 Nios II 기반 시스템에서 기본 원격 구성 기능을 구현하는 간단한 애플리케이션을 제공합니다. MAX 10 FPGA 개발 키트에 포함된 UART 인터페이스는 Altera UART IP 코어와 함께 사용되어 원격 구성 기능을 제공합니다. MAX10 FPGA 장치는 원격 시스템 업그레이드 기능을 더욱 향상시키는 최대 XNUMX개의 구성 이미지를 저장할 수 있는 기능을 제공합니다.

약어

제품 사용 지침

필수 조건

이 참조 디자인을 적용하려면 다음 영역에 대해 표시된 수준의 지식이나 경험이 필요합니다.

요구 사항:

다음은 참조 설계에 대한 하드웨어 및 소프트웨어 요구 사항입니다.

레퍼런스 디자인 Files

참조 설계는 MAX 10 FPGA 장치용 Nios II 기반 시스템에서 기본 원격 구성 기능을 구현하는 간단한 애플리케이션을 제공합니다. MAX 10 FPGA 개발 키트에 포함된 UART 인터페이스는 Altera UART IP 코어와 함께 사용되어 원격 구성 기능을 제공합니다.

관련 정보

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MAX 10 FPGA Over를 통한 원격 시스템 업그레이드view

원격 시스템 업그레이드 기능을 사용하면 FPGA 장치에 대한 개선 및 버그 수정을 원격으로 수행할 수 있습니다. 임베디드 시스템 환경에서는 UART, 이더넷, I2C 등 다양한 프로토콜을 통해 펌웨어를 자주 업데이트해야 합니다. 임베디드 시스템에 FPGA가 포함된 경우 펌웨어 업데이트에는 FPGA의 하드웨어 이미지 업데이트가 포함될 수 있습니다.
MAX10 FPGA 장치는 원격 시스템 업그레이드 기능을 더욱 향상시키는 최대 XNUMX개의 구성 이미지를 저장할 수 있는 기능을 제공합니다. 이미지 중 하나는 현재 이미지에 오류가 발생할 경우 로드되는 백업 이미지가 됩니다.

약어

표 1: 약어 목록

• 인텔사. 판권 소유. Intel, Intel 로고, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus 및 Stratix 단어와 로고는 미국 및/또는 기타 국가에서 Intel Corporation 또는 그 자회사의 상표입니다. Intel은 Intel의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 현재 사양으로 보증하지만 언제든지 통지 없이 제품 및 서비스를 변경할 수 있는 권한을 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 응용 프로그램 또는 사용으로 인해 발생하는 책임을 지지 않습니다. 인텔 고객은 게시된 정보에 의존하기 전에 그리고 제품이나 서비스를 주문하기 전에 장치 사양의 최신 버전을 확인하는 것이 좋습니다.
• 다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.

필수 조건

필수 조건

• 이 참조 디자인을 적용하려면 다음 영역에 대해 표시된 수준의 지식이나 경험이 필요합니다.
• Nios II 시스템 및 이를 구축하는 도구에 대한 실무 지식. 이러한 시스템 및 도구에는 Quartus® II 소프트웨어, Qsys 및 Nios II EDS가 포함됩니다.
• MAX 10 FPGA 내부 구성, 원격 시스템 업그레이드 기능 및 PFL과 같은 Intel FPGA 구성 방법론 및 도구에 대한 지식.

요구 사항

• 다음은 참조 설계에 대한 하드웨어 및 소프트웨어 요구 사항입니다.
• MAX 10 FPGA 개발 키트
• Nios II EDS가 포함된 Quartus II 버전 15.0
• UART 드라이버와 인터페이스가 작동하는 컴퓨터
• 모든 XNUMX진수/XNUMX진수 file 편집자

레퍼런스 디자인 Files

표 2: 설계 File참조 디자인에 포함됨

1. 이중 구성 이미지 구성 모드에서는 CFM1 및 CFM2가 단일 CFM 스토리지에 결합됩니다.

표 3: 마스터 File참조 디자인에 포함됨

이 마스터를 사용할 수 있습니다 file디자인을 컴파일하지 않고 참조 디자인을 위한 것 files.

참조 설계 기능 설명

Nios II Gen2 프로세서

• 레퍼런스 디자인의 Nios II Gen2 프로세서에는 다음과 같은 기능이 있습니다.
• 읽기, 쓰기, 삭제를 포함하여 Altera 온칩 플래시 IP 코어를 사용하여 모든 인터페이스 작업을 처리하는 버스 마스터입니다.
• 호스트 컴퓨터에서 프로그래밍 비트 스트림을 수신하고 이중 구성 IP 코어를 통해 재구성을 트리거하는 알고리즘을 소프트웨어에 제공합니다.
• 이에 따라 프로세서의 재설정 벡터를 설정해야 합니다. 이는 프로세서가 UFM 또는 외부 QSPI 플래시에서 올바른 애플리케이션 코드를 부팅하는지 확인하기 위한 것입니다.
• 메모: Nios II 애플리케이션 코드가 큰 경우 인텔에서는 애플리케이션 코드를 외부 QSPI 플래시에 저장할 것을 권장합니다. 이 참조 설계에서 재설정 벡터는 Nios II 애플리케이션 코드가 저장된 외부 QSPI 플래시를 가리킵니다.

관련 정보

• Nios II Gen2 하드웨어 개발 튜토리얼
• Nios II Gen2 프로세서 개발에 대한 자세한 정보를 제공합니다.

알테라 온칩 플래시 IP 코어

• Altera 온칩 플래시 IP 코어는 Nios II 프로세서가 CFM 및 UFM에 대한 읽기, 쓰기 또는 삭제 작업을 수행하는 인터페이스 역할을 합니다. Altera 온칩 플래시 IP 코어를 사용하면 새로운 구성 비트 스트림으로 CFM에 액세스하고 삭제하고 업데이트할 수 있습니다. Altera 온칩 플래시 IP 매개변수 편집기는 각 메모리 섹터에 대해 미리 결정된 주소 범위를 표시합니다.

관련 정보

• 알테라 온칩 플래시 IP 코어
• Altera 온칩 플래시 IP 코어에 대한 자세한 정보를 제공합니다.

Altera 이중 구성 IP 코어

• Altera 이중 구성 IP 코어를 사용하여 MAX 10 FPGA 장치의 원격 시스템 업그레이드 블록에 액세스할 수 있습니다. Altera 이중 구성 IP 코어를 사용하면 새 이미지가 다운로드된 후 재구성을 트리거할 수 있습니다.

관련 정보

• Altera 이중 구성 IP 코어
• Altera 이중 구성 IP 코어에 대한 자세한 정보를 제공합니다.

알테라 UART IP 코어

• UART IP 코어를 사용하면 MAX 10 FPGA의 임베디드 시스템과 외부 장치 간의 직렬 문자 스트림 통신이 가능합니다. Avalon-MM 마스터인 Nios II 프로세서는 Avalon-MM 슬레이브인 UART IP 코어와 통신합니다. 이 통신은 제어 및 데이터 레지스터를 읽고 쓰는 방식으로 수행됩니다.
• 코어는 RS-232 프로토콜 타이밍을 구현하고 다음 기능을 제공합니다.
• 조정 가능한 전송 속도, 패리티, 정지 및 데이터 비트
• 선택적 RTS/CTS 흐름 제어 신호

관련 정보

• UART 코어
• UART Core에 대한 자세한 정보를 제공합니다.

일반 쿼드 SPI 컨트롤러 IP 코어

• 일반 쿼드 SPI 컨트롤러 IP 코어는 MAX 10 FPGA, 외부 플래시 및 온보드 QSPI 플래시 간의 인터페이스 역할을 합니다. 코어는 읽기, 쓰기 및 지우기 작업을 통해 QSPI 플래시에 대한 액세스를 제공합니다.
  Nios II 애플리케이션이 더 많은 지침으로 확장되면 file XNUMX진수 크기 file Nios II 애플리케이션에서 생성된 크기는 더 커집니다. 특정 크기 제한을 초과하면 UFM에는 응용 프로그램 XNUMX진수를 저장할 충분한 공간이 없습니다. file. 이 문제를 해결하려면 MAX 10 FPGA 개발 키트에서 사용할 수 있는 외부 QSPI 플래시를 사용하여 애플리케이션 XNUMX진수를 저장할 수 있습니다. file.

Nios II EDS 소프트웨어 애플리케이션 설계

• 참조 설계에는 원격 업그레이드 시스템 설계를 제어하는 ​​Nios II 소프트웨어 애플리케이션 코드가 포함되어 있습니다. Nios II 소프트웨어 애플리케이션 코드는 특정 명령을 실행하여 UART를 통해 호스트 터미널에 응답합니다.

원격으로 애플리케이션 이미지 업데이트

• 프로그래밍 비트 스트림을 전송한 후 file 원격 터미널을 사용하여 Nios II 소프트웨어 애플리케이션은 다음을 수행하도록 설계되었습니다.

1. Altera 온칩 플래시 IP 코어 제어 레지스터를 설정하여 CFM1 및 2 섹터 보호를 해제합니다.
2. CFM1 및 CFM2에서 섹터 지우기 작업을 수행합니다. 소프트웨어는 Altera 온칩 플래시 IP 코어의 상태 레지스터를 폴링하여 삭제가 성공적으로 완료되었는지 확인합니다.
3. stdin에서 한 번에 4바이트의 비트 스트림을 수신합니다. 표준 입력 및 출력을 사용하여 호스트 터미널에서 직접 데이터를 수신하고 출력을 인쇄할 수 있습니다. 표준 입력 및 출력 옵션 유형은 Nios II Eclipse 빌드 도구의 BSP 편집기를 통해 설정할 수 있습니다.
4. 각 바이트의 비트 순서를 반대로 바꿉니다.
   • 메모: Altera On-Chip Flash IP Core의 구성으로 인해 모든 데이터 바이트는 CFM에 쓰기 전에 반전되어야 합니다.
5. CFM4 및 CFM1에 한 번에 2바이트의 데이터 쓰기를 시작합니다. 이 프로세스는 프로그래밍 비트 스트림이 끝날 때까지 계속됩니다.
6. 성공적인 쓰기 작업을 보장하기 위해 Altera 온칩 플래시 IP의 상태 레지스터를 폴링합니다. 전송이 완료되었음을 알리는 메시지를 표시합니다.
   • 메모: 쓰기 작업이 실패하면 터미널은 비트 스트림 전송 프로세스를 중단하고 오류 메시지를 생성합니다.
7. 원치 않는 쓰기 작업을 방지하기 위해 CFM1 및 CFM2를 다시 보호하도록 제어 레지스터를 설정합니다.

관련 정보

• 변환 프로그래밍을 통한 pof 생성 File에있다
• rpd 생성에 대한 정보를 제공합니다. file변환 프로그래밍 중 files.

원격으로 재구성 트리거

• 호스트 원격 터미널에서 트리거 재구성 작업을 선택한 후 Nios II 소프트웨어 응용 프로그램은 다음을 수행합니다.

1. 표준 입력에서 명령을 받습니다.
2. 다음 두 가지 쓰기 작업을 사용하여 재구성을 시작합니다.

• 이중 구성 IP 코어의 오프셋 주소 0x03에 0x01을 씁니다. 이 작업은 물리적 CONFIG_SEL 핀을 덮어쓰고 이미지 1을 다음 부팅 구성 이미지로 설정합니다.
• 이중 구성 IP 코어의 오프셋 주소 0x01에 0x00을 씁니다. 이 작업은 CFM1 및 CFM2의 애플리케이션 이미지에 대한 재구성을 트리거합니다.

레퍼런스 디자인 워크스루

프로그래밍 생성 Files

• 다음 프로그래밍을 생성해야 합니다. fileMAX 10 FPGA 개발 키트에서 원격 시스템 업그레이드를 사용하기 전에:

QSPI 프로그래밍의 경우:

• SOF—사용 참조 디자인에 포함된 pfl.sof 또는 자신만의 PFL 디자인이 포함된 다른 .sof를 생성하도록 선택할 수 있습니다.
• pof—구성 file .hex에서 생성되어 QSPI 플래시에 프로그래밍됩니다.
• 을 위한 원격 시스템 업그레이드:
• pof—구성 file .sof에서 생성되어 내부 플래시에 프로그래밍됩니다.
• rpd—다음을 포함 ICB 설정, CFM0, CFM1 및 UFM을 포함하는 내부 플래시에 대한 데이터입니다.
• 지도 - 보유 ICB 설정 CFM0, CFM1 및 UFM의 각 메모리 섹터에 대한 주소입니다.

생성 중 fileQSPI 프로그래밍의 경우

.pof를 생성하려면 file QSPI 프로그래밍의 경우 다음 단계를 수행하십시오.

1. Nios II 프로젝트 빌드 및 HEX 생성 file.
   • 메모: Nios II 프로젝트 빌드 및 HEX 생성에 대한 자세한 내용은 AN730: MAX 10 장치의 Nios II 프로세서 부팅 방법을 참조하세요. file.
2. 에 File 메뉴에서 프로그래밍 변환을 클릭하세요. Files.
3. 출력 프로그래밍에서 file, 프로그래머 개체를 선택합니다. File (.pof) 프로그래밍 중 file 목록을 입력하세요.
4. 모드 목록에서 1비트 수동 직렬을 선택합니다.
5. 구성 장치 목록에서 CFI_512Mb를 선택합니다.
6. 에서 File 이름 상자에서 file 프로그래밍의 이름 file 당신은 만들고 싶어.
7. 입력에서 file목록을 변환하려면 옵션 및 SOF 데이터 행을 제거하세요. XNUMX진수 데이터 추가를 클릭하면 XNUMX진수 데이터 추가 대화 상자가 나타납니다. XNUMX진수 데이터 추가 상자에서 절대 주소 지정을 선택하고 .hex를 삽입합니다. file Nios II EDS 빌드 도구에서 생성되었습니다.
8. 모든 설정이 완료되면 생성을 클릭하여 관련 프로그래밍을 생성합니다. file.

관련 정보

AN730: MAX 10 FPGA 장치의 Nios II 프로세서 부팅 방법
생성 중 file원격 시스템 업그레이드용

.pof, .map 및 .rpd를 생성하려면 file원격 시스템 업그레이드의 경우 다음 단계를 수행하십시오.

1. Factory_image, application_image_1 및 application_image_2를 복원하고 세 가지 디자인을 모두 컴파일합니다.
2. 두 개의 .pof를 생성합니다. file다음 표에 설명되어 있습니다.
   • 메모: 변환 프로그래밍을 통한 .pof 생성 참조 File.pof 생성 단계는 s를 참조하세요. files.
3. 2진수 편집기를 사용하여 appXNUMX.rpd를 엽니다.
4. Hex Editor에서 .map을 참조하여 시작 및 끝 오프셋을 기준으로 바이너리 데이터 블록을 선택합니다. file. 10M50 장치의 시작 및 끝 오프셋은 각각 0x12000 및 0xB9FFF입니다. 이 블록을 새 블록에 복사하세요. file 다른 .rpd에 저장하세요. file. 이 새로운 .rpd file 애플리케이션 이미지 2만 포함합니다.

변환 프로그래밍을 통한 pof 생성 Files

.sof를 변환하려면 files에서 .pof로 files, 다음 단계를 따르십시오.

1. 에 File 메뉴에서 프로그래밍 변환을 클릭하세요. Files.
2. 출력 프로그래밍에서 file, 프로그래머 개체를 선택합니다. File (.pof) 프로그래밍 중 file 목록을 입력하세요.
3. 모드 목록에서 내부 구성을 선택합니다.
4. 에서 File 이름 상자에서 file 프로그래밍의 이름 file 당신은 만들고 싶어.
5. 메모리 맵을 생성하려면 File (.map), 메모리 맵 만들기를 켭니다. File (자동 생성 출력_file.지도). .map에는 옵션/부팅 정보 옵션을 통해 설정한 ICB 설정과 함께 CFM 및 UFM의 주소가 포함되어 있습니다.
6.  원시 프로그래밍 데이터(.rpd)를 생성하려면 구성 데이터 생성 RPD(출력 생성_file_auto.rpd).
   메모리 맵의 도움으로 File, .rpd에서 각 기능 블록에 대한 데이터를 쉽게 식별할 수 있습니다. file. 또한 타사 프로그래밍 도구용 플래시 데이터를 추출하거나 Altera 온칩 플래시 IP를 통해 구성 또는 사용자 데이터를 업데이트할 수도 있습니다.
7. .sof는 입력을 통해 추가할 수 있습니다. files를 사용하여 목록을 변환하고 최대 XNUMX개의 .sof를 추가할 수 있습니다. files.
   • 원격 시스템 업그레이드를 위해 원래 페이지 0 데이터를 .pof에 유지하고 페이지 1 데이터를 새 .sof로 바꿀 수 있습니다. file. 이를 수행하려면 .pof를 추가해야 합니다. file 0페이지에서
     .sof 페이지를 추가한 다음 새 .sof를 추가하세요. file 에게
8. 모든 설정이 완료되면 생성을 클릭하여 관련 프로그래밍을 생성합니다. file.

QSPI 프로그래밍

Nios II 애플리케이션 코드를 QSPI 플래시에 프로그래밍하려면 다음 단계를 수행하십시오.

1. MAX 10 FPGA 개발 키트에서 MAX10_BYPASSn을 0으로 전환하여 온보드 VTAP(MAX II) 장치를 바이패스합니다.
2. Intel FPGA 다운로드 케이블(이전의 USB Blaster)을 J에 연결합니다.TAG 헤더.
3. 프로그래머 창에서 하드웨어 설정을 클릭하고 USB 블래스터를 선택합니다.
4. 모드 목록에서 J를 선택합니다.TAG.
5. 왼쪽 창에서 자동 검색 버튼을 클릭합니다.
6. 프로그래밍할 장치를 선택하고 추가를 클릭합니다. File.
7. pfl.sof를 선택하세요.
8. 프로그래밍을 시작하려면 시작을 클릭하세요.
9. 프로그래밍이 성공한 후 보드를 끄지 않은 상태에서 왼쪽 창에 있는 자동 감지 버튼을 다시 클릭합니다. 프로그래머 창에 QSPI_512Mb 플래시가 나타나는 것을 볼 수 있습니다.
10. QSPI 장치를 선택하고 추가를 클릭합니다. File.
11. .pof를 선택하세요. file 이전에 .hex에서 생성됨 file.
12. 시작을 클릭하여 QSPI 플래시 프로그래밍을 시작합니다.

J를 사용하여 초기 이미지로 FPGA 프로그래밍TAG

app1.pof를 장치 초기 이미지로 FPGA에 프로그래밍해야 합니다. app1.pof를 FPGA에 프로그래밍하려면 다음 단계를 수행하십시오.

1. 프로그래머 창에서 하드웨어 설정을 클릭하고 USB 블래스터를 선택합니다.
2. 모드 목록에서 J를 선택합니다.TAG.
3. 왼쪽 창에서 자동 검색 버튼을 클릭합니다.
4. 프로그래밍할 장치를 선택하고 추가를 클릭합니다. File.
5. app1.pof를 선택합니다.
6. 프로그래밍을 시작하려면 시작을 클릭하세요.

UART를 사용하여 이미지 업데이트 및 재구성 트리거

MAX10 FPGA 개발 키트를 원격으로 구성하려면 다음 단계를 수행하십시오.

1. 메모: 시작하기 전에 다음을 확인하세요.
   • 보드의 CONFIG_SEL 핀이 0으로 설정되어 있습니다.
   • 보드의 UART 포트가 컴퓨터에 연결되어 있습니다
   • Remote Terminal.exe를 열면 원격 터미널 인터페이스가 열립니다.
2. 설정을 클릭하면 직렬 포트 설정 창이 나타납니다.
3. Quartus II UART IP 코어에서 선택한 UART 설정과 일치하도록 원격 터미널의 매개변수를 설정합니다. 설정이 완료되면 확인을 클릭하세요.
4. 개발 키트에서 nCONFIG 버튼을 누르거나 보내기 텍스트 상자에 1을 입력한 다음 Enter를 누르십시오.
   • 아래와 같이 작업 선택 목록이 터미널에 나타납니다.
   • 메모: 작업을 선택하려면 보내기 텍스트 상자에 숫자를 입력한 다음 Enter를 누르세요.
5. 애플리케이션 이미지 1을 애플리케이션 이미지 2로 업데이트하려면 작업 2를 선택합니다. CFM1 및 CFM2의 시작 주소와 끝 주소를 삽입하라는 메시지가 표시됩니다.
   • 메모: 지도에 표시된 주소 file ICB 설정, CFM 및 UFM을 포함하지만 Altera On-Chip은
   • 플래시 IP는 CFM 및 UFM에만 액세스할 수 있습니다. 따라서 맵에 표시된 주소 사이에는 주소 오프셋이 있습니다. file Altera 온칩 플래시 IP 매개변수 창.
6. Altera On-Chip Flash IP 매개변수 창에 지정된 주소를 기반으로 주소를 입력합니다.
   • 종료 주소를 입력하면 자동으로 삭제가 시작됩니다.
7. 성공적으로 삭제되면 프로그래밍 .rpd를 입력하라는 메시지가 표시됩니다. file 응용 프로그램 이미지 2의 경우.
   • 이미지를 업로드하려면 보내기를 클릭하세요.File 버튼을 클릭한 다음 애플리케이션 이미지 2만 포함된 .rpd를 선택하고 열기를 클릭합니다.
   • 메모: 애플리케이션 이미지 2 외에 장치에 업데이트하려는 새 이미지를 사용할 수 있습니다.
   • 업데이트 프로세스가 직접 시작되며 터미널을 통해 진행 상황을 모니터링할 수 있습니다. 작업 메뉴에 완료 메시지가 표시되고 이제 다음 작업을 선택할 수 있습니다.
8. 재구성을 트리거하려면 작업 4를 선택합니다. 장치에 로드된 다른 이미지를 나타내는 LED 동작을 관찰할 수 있습니다.

문서 개정 내역

문서 / 리소스

Nios II 프로세서를 사용하는 UART를 통한 Intel MAX 10 FPGA 장치 [PDF 파일] 사용자 가이드 Nios II 프로세서가 있는 UART를 통한 최대 10개의 FPGA 장치, Nios II 프로세서가 있는 UART를 통한, UART를 통한, Nios II 프로세서 UART, Nios II, 프로세서 UART

참고문헌

• 사용자 설명서