Dispositivi Intel MAX 10 FPGA su UART con il processore Nios II

Informazioni sul prodotto

Il progetto di riferimento fornisce una semplice applicazione che implementa funzionalità di configurazione remota di base nei sistemi basati su Nios II per dispositivi FPGA MAX 10. L'interfaccia UART inclusa nel kit di sviluppo FPGA MAX 10 viene utilizzata insieme al core IP Altera UART per fornire la funzionalità di configurazione remota. I dispositivi FPGA MAX10 offrono la possibilità di memorizzare fino a due immagini di configurazione che migliorano ulteriormente la funzionalità di aggiornamento del sistema remoto.

Abbreviazioni

Abbreviazione	Descrizione
Avalon MM	Memoria flash di configurazione mappata in memoria di Avalon
CFM	Interfaccia utente grafica
ICB	Bit di configurazione di inizializzazione
MAPPA/.mappa	Mappa della memoria File
Nios II EDS	Supporto per Nios II Embedded Design Suite
PFL	Nucleo IP di Parallel Flash Loader
POF/.pof	Oggetto programmatore File
QSPI	Interfaccia periferica seriale quadrupla
Formato RPD/.rpd	Dati di programmazione grezzi
SBT	Strumenti per la creazione di software
SOF/.sof	Oggetto SRAM File
CARRELLO	Ricevitore/trasmettitore asincrono universale
UFM	Memoria flash utente

Istruzioni per l'uso del prodotto

Prerequisito

L'applicazione di questo progetto di riferimento richiede il livello di conoscenza o esperienza indicato nelle seguenti aree:

Requisiti:

Di seguito sono riportati i requisiti hardware e software per il progetto di riferimento:

Progetto di riferimento Files

File Nome	Descrizione
Fabbrica_immagine	Nella modalità di configurazione delle immagini a doppia configurazione, CFM1 e CFM2 sono combinati in un unico archivio CFM.
immagine_app_1	Progettazione hardware Quartus II file che sostituisce app_image_2 durante un aggiornamento remoto del sistema.
immagine_app_2	Il codice dell'applicazione software Nios II funge da controller per la progettazione del sistema di aggiornamento remoto.
Aggiornamento_sistema_remoto.c
applicazione_di_fabbrica1.pof	Programmazione Quarto II file che consiste nell'immagine di fabbrica e immagine dell'applicazione 1, da programmare in CFM0 e CFM1 e CFM2 rispettivamente all'iniziale stage.
applicazione_di_fabbrica1.rpd
immagine_applicazione_1.rpd
immagine_applicazione_2.rpd
Applicazione Nios.pof

Il progetto di riferimento fornisce una semplice applicazione che implementa funzionalità di configurazione remota di base nei sistemi basati su Nios II per dispositivi MAX 10 FPGA. L'interfaccia UART inclusa nel kit di sviluppo FPGA MAX 10 viene utilizzata insieme al core IP UART Altera per fornire la funzionalità di configurazione remota.

Informazioni correlate

Progetto di riferimento Files

Aggiornamento del sistema remoto con MAX 10 FPGA Overview

Con la funzione di aggiornamento del sistema remoto, i miglioramenti e le correzioni di bug per i dispositivi FPGA possono essere eseguiti in remoto. In un ambiente di sistema integrato, il firmware deve essere aggiornato frequentemente sui vari tipi di protocollo, come UART, Ethernet e I2C. Quando il sistema integrato include un FPGA, gli aggiornamenti del firmware possono includere aggiornamenti dell'immagine hardware sull'FPGA.
I dispositivi MAX10 FPGA offrono la possibilità di memorizzare fino a due immagini di configurazione che migliorano ulteriormente la funzionalità di aggiornamento del sistema remoto. Una delle immagini sarà l'immagine di backup che viene caricata se si verifica un errore nell'immagine corrente.

Abbreviazioni

Tabella 1: Elenco delle abbreviazioni

Abbreviazione Descrizione
Avalon MM	Avalon mappato in memoria
CFM	Memoria flash di configurazione
Interfaccia grafica	Interfaccia utente grafica
ICB	Bit di configurazione di inizializzazione
MAPPA/.mappa	Mappa della memoria File
Nios II EDS	Supporto per Nios II Embedded Design Suite
PFL	Nucleo IP di Parallel Flash Loader
POF/.pof	Oggetto programmatore File

• Società Intel. Tutti i diritti riservati. Intel, il logo Intel, le parole e i loghi Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus e Stratix sono marchi di Intel Corporation o delle sue consociate negli Stati Uniti e/o in altri paesi. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi.
• Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.

Prerequisito

Abbreviazione QSPI	Descrizione Interfaccia periferica seriale quadrupla
Formato RPD/.rpd	Dati di programmazione grezzi
SBT	Strumenti per la creazione di software
SOF/.sof	Oggetto SRAM File
UART	Ricevitore/trasmettitore asincrono universale
UFM	Memoria flash utente

Prerequisito

• L'applicazione di questo progetto di riferimento richiede il livello di conoscenza o esperienza indicato nelle seguenti aree:
• Conoscenza operativa dei sistemi Nios II e degli strumenti per costruirli. Questi sistemi e strumenti includono il software Quartus® II, Qsys e Nios II EDS.
• Conoscenza delle metodologie e degli strumenti di configurazione FPGA Intel, come la configurazione interna FPGA MAX 10, la funzionalità di aggiornamento del sistema remoto e PFL.

Requisiti

• Di seguito sono riportati i requisiti hardware e software per il progetto di riferimento:
• Kit di sviluppo FPGA MAX 10
• Quartus II versione 15.0 con Nios II EDS
• Un computer con un driver e un'interfaccia UART funzionanti
• Qualsiasi binario/esadecimale file editore

Progetto di riferimento Files

Tabella 2: Progetto Files Incluso nel progetto di riferimento

File Nome Fabbrica_immagine	Descrizione • Progettazione dell'hardware Quartus II file da memorizzare in CFM0. • L'immagine di fallback/immagine di fabbrica da utilizzare quando si verifica l'errore nel download dell'immagine dell'applicazione.
immagine_app_1	• Progettazione dell'hardware Quartus II file da memorizzare in CFM1 e CFM2.(1) • L'immagine iniziale dell'applicazione caricata nel dispositivo.

1. Nella modalità di configurazione delle immagini a doppia configurazione, CFM1 e CFM2 sono combinati in un unico archivio CFM.

File Nome immagine_app_2	Descrizione Progettazione hardware Quartus II file che sostituisce app_image_2 durante l'aggiornamento del sistema remoto.
Sistema_remoto_aggiornamento.c	Codice dell'applicazione software Nios II che funge da controller per la progettazione del sistema di aggiornamento remoto.
Terminale remoto.exe	• Eseguibile file con una GUI. • Funziona come terminale per l'host per interagire con il kit di sviluppo FPGA MAX 10. • Invia i dati di programmazione tramite UART. • Il codice sorgente per questo terminale è incluso.

Tabella 3: Maestro Files Incluso nel progetto di riferimento

Puoi usare questi master files per il progetto di riferimento senza compilare il progetto files.

File Nome   applicazione_di_fabbrica1.pof applicazione_di_fabbrica1.rpd	Descrizione Programmazione Quarto II file che consiste nell'immagine di fabbrica e nell'immagine dell'applicazione 1, da programmare rispettivamente in CFM0 e CFM1 e CFM2 alle iniziali stage.
applicazione_di_fabbrica2.pof applicazione_di_fabbrica2.rpd	• Programmazione Quartus II file che consiste nell'immagine di fabbrica e nell'immagine dell'applicazione 2. • L'immagine dell'applicazione 2 verrà estratta in seguito per sostituire l'immagine dell'applicazione 1 durante l'aggiornamento del sistema remoto, denominata application_ image_2.rpd di seguito.
immagine_applicazione_1.rpd	Dati grezzi di programmazione di Quartus II file che contengono solo l'immagine 1 dell'applicazione.
immagine_applicazione_2.rpd	Dati grezzi di programmazione di Quartus II file che contiene solo l'immagine dell'applicazione 2.
Applicazione Nios.pof	• Programmazione file che consiste nell'applicazione software del processore Nios II .hex file soltanto. • Da programmare nella flash QSPI esterna.
pfl.sof	• Quarto II .morbido contenente PFL. • Programmato nel flash QSPI sul kit di sviluppo FPGA MAX 10.

Progetto di riferimento Descrizione funzionale

Processore Nios II Gen2

• Il processore Nios II Gen2 nel progetto di riferimento ha le seguenti funzioni:
• Un bus master che gestisce tutte le operazioni di interfaccia con il core IP Altera On-Chip Flash, incluse lettura, scrittura e cancellazione.
• Fornisce un algoritmo nel software per ricevere il flusso di bit di programmazione da un computer host e attivare la riconfigurazione tramite il core IP a doppia configurazione.
• È necessario impostare di conseguenza il vettore di ripristino del processore. Questo per garantire che il processore avvii il codice dell'applicazione corretto da UFM o flash QSPI esterno.
• Nota: Se il codice dell'applicazione Nios II è di grandi dimensioni, Intel consiglia di archiviare il codice dell'applicazione nel flash QSPI esterno. In questo progetto di riferimento, il vettore di ripristino punta al flash QSPI esterno in cui è memorizzato il codice dell'applicazione Nios II.

Informazioni correlate

• Esercitazione sullo sviluppo dell'hardware Nios II Gen2
• Fornisce ulteriori informazioni sullo sviluppo del processore Nios II Gen2.

Core IP Flash su chip Altera

• Il core Altera On-Chip Flash IP funge da interfaccia per il processore Nios II per eseguire un'operazione di lettura, scrittura o cancellazione su CFM e UFM. Il core On-Chip Flash IP di Altera consente di accedere, cancellare e aggiornare il CFM con un nuovo flusso di bit di configurazione. L'editor di parametri On-Chip Flash IP di Altera mostra un intervallo di indirizzi predeterminato per ciascun settore di memoria.

Informazioni correlate

• Core IP Flash su chip Altera
• Fornisce ulteriori informazioni su Altera On-Chip Flash IP Core.

Core IP a doppia configurazione Altera

• È possibile utilizzare il core IP Altera Dual Configuration per accedere al blocco di aggiornamento del sistema remoto in MAX 10 dispositivi FPGA. Il core IP Altera Dual Configuration consente di attivare la riconfigurazione una volta che la nuova immagine è stata scaricata.

Informazioni correlate

• Core IP a doppia configurazione Altera
• Fornisce ulteriori informazioni su Altera Dual Configuration IP Core

Nucleo IP Altera UART

• Il core UART IP consente la comunicazione di flussi di caratteri seriali tra un sistema embedded in MAX 10 FPGA e un dispositivo esterno. Come master Avalon-MM, il processore Nios II comunica con il core IP UART, che è uno slave Avalon-MM. Questa comunicazione viene effettuata leggendo e scrivendo registri di controllo e dati.
• Il core implementa la temporizzazione del protocollo RS-232 e fornisce le seguenti funzionalità:
• velocità di trasmissione, parità, stop e bit di dati regolabili
• segnali di controllo del flusso RTS/CTS opzionali

Informazioni correlate

• Nucleo UART
• Fornisce ulteriori informazioni su UART Core.

Nucleo IP del controller Quad SPI generico

• Il core IP del controller Quad SPI generico funge da interfaccia tra MAX 10 FPGA, il flash esterno e il flash QSPI integrato. Il core fornisce l'accesso al flash QSPI tramite operazioni di lettura, scrittura e cancellazione.
  Quando l'applicazione Nios II si espande con più istruzioni, il file file dimensione dell'esagono file generato dall'applicazione Nios II sarà più grande. Oltre un certo limite di dimensione, l'UFM non avrà uno spazio sufficiente per memorizzare l'esadecimale dell'applicazione file. Per risolvere questo problema, è possibile utilizzare il flash QSPI esterno disponibile sul kit di sviluppo FPGA MAX 10 per memorizzare l'esadecimale dell'applicazione file.

Progettazione dell'applicazione software Nios II EDS

• Il progetto di riferimento include il codice dell'applicazione software Nios II che controlla il progetto del sistema di aggiornamento remoto. Il codice dell'applicazione software Nios II risponde al terminale host tramite UART eseguendo istruzioni specifiche.

Aggiornamento delle immagini dell'applicazione in remoto

• Dopo aver trasmesso un flusso di bit di programmazione file utilizzando il terminale remoto, l'applicazione software Nios II è progettata per eseguire le seguenti operazioni:

1. Imposta il registro di controllo del core IP Altera On-Chip Flash per rimuovere la protezione del settore CFM1 e 2.
2. Eseguire l'operazione di cancellazione del settore su CFM1 e CFM2. Il software interroga il registro di stato del core IP Altera On-Chip Flash per garantire che la cancellazione sia stata completata con successo.
3. Ricevi 4 byte di flusso di bit alla volta da stdin. L'input e l'output standard possono essere utilizzati per ricevere i dati direttamente dal terminale host e stampare l'output su di esso. I tipi di opzioni di input e output standard possono essere impostati tramite l'editor BSP nello strumento Nios II Eclipse Build.
4. Inverte l'ordine dei bit per ciascun byte.
   • Nota: A causa della configurazione di Altera On-Chip Flash IP Core, ogni byte di dati deve essere invertito prima di essere scritto in CFM.
5. Inizia a scrivere 4 byte di dati alla volta in CFM1 e CFM2. Questo processo continua fino alla fine della programmazione del flusso di bit.
6. Esegue il polling del registro di stato di Altera On-Chip Flash IP per garantire il successo dell'operazione di scrittura. Richiede un messaggio per indicare che la trasmissione è stata completata.
   • Nota: Se l'operazione di scrittura fallisce, il terminale interromperà il processo di invio del flusso di bit e genererà un messaggio di errore.
7. Imposta il registro di controllo per riproteggere CFM1 e CFM2 per impedire qualsiasi operazione di scrittura indesiderata.

Informazioni correlate

• Generazione di pof tramite la programmazione di Convert Fileè acceso
• Fornisce informazioni sulla creazione di rpd files durante la programmazione della conversione files.

Attivazione della riconfigurazione da remoto

• Dopo aver selezionato l'operazione di riconfigurazione del trigger nel terminale remoto host, l'applicazione software Nios II eseguirà le seguenti operazioni:

1. Ricevi il comando dallo standard input.
2. Avviare la riconfigurazione con le due operazioni di scrittura seguenti:

• Scrivere 0x03 nell'indirizzo offset di 0x01 nel core IP a doppia configurazione. Questa operazione sovrascrive il pin fisico CONFIG_SEL e imposta l'immagine 1 come immagine di configurazione di avvio successiva.
• Scrivere 0x01 nell'indirizzo offset di 0x00 nel core IP a doppia configurazione. Questa operazione attiva la riconfigurazione dell'immagine dell'applicazione in CFM1 e CFM2

Procedura dettagliata del progetto di riferimento

Generazione di programmazione Files

• Devi generare la seguente programmazione files prima di poter utilizzare l'aggiornamento del sistema remoto sul kit di sviluppo FPGA MAX 10:

Per la programmazione QSPI:

• sof—usare il pfl.sof incluso nel progetto di riferimento oppure puoi scegliere di creare un file .sof diverso contenente il tuo progetto PFL
• pof: configurazione file generato da un file .hex e programmato nella flash QSPI.
• Per Aggiornamento del sistema remoto:
• pof: configurazione file generato da un file .sof e programmato nella flash interna.
• rpd: contiene i dati per la flash interna che includono le impostazioni ICB, CFM0, CFM1 e UFM.
• mappa: tiene l'indirizzo per ciascun settore di memoria delle impostazioni ICB, CFM0, CFM1 e UFM.

Generazione files per la programmazione QSPI

Per generare il file .pof file per la programmazione QSPI, eseguire i seguenti passaggi:

1. Costruisci il progetto Nios II e genera HEX file.
   • Nota: Fare riferimento a AN730: Metodi di avvio del processore Nios II nei dispositivi MAX 10 per informazioni sulla creazione del progetto Nios II e sulla generazione di HEX file.
2. Sul File menu, fare clic su Converti programmazione Files.
3. In Programmazione uscite file, seleziona Oggetto programmatore File (.pof) in Programmazione file elenco tipi.
4. Nell'elenco Modalità, seleziona Seriale passiva a 1 bit.
5. Nell'elenco dei dispositivi di configurazione, selezionare CFI_512Mb.
6. Nel File casella del nome, specificare il file nome per la programmazione file vuoi creare.
7. Nell'Ingresso filePer convertire l'elenco, rimuovere la riga di dati Opzioni e SOF. Fare clic su Aggiungi dati esadecimali e verrà visualizzata la finestra di dialogo Aggiungi dati esadecimali. Nella casella Aggiungi dati esadecimali, selezionare Indirizzamento assoluto e inserire l'estensione .hex file generato da Nios II EDS Build Tools.
8. Dopo aver impostato tutte le impostazioni, fare clic su Genera per generare la programmazione correlata file.

Informazioni correlate

AN730: Metodi di avvio del processore Nios II in MAX 10 dispositivi FPGA
Generazione files per l'aggiornamento del sistema remoto

Per generare i file .pof, .map e .rpd filePer l'aggiornamento del sistema remoto, attenersi alla seguente procedura:

1. Ripristina Factory_image, application_image_1 e application_image_2 e compila tutti e tre i progetti.
2. Genera due .pof files descritto nella tabella seguente:
   • Nota: Fare riferimento alla generazione di .pof tramite la programmazione di conversione Files per i passaggi sulla generazione di .pof files.
3. Apri app2.rpd utilizzando qualsiasi editor esadecimale.
4. Nell'editor esadecimale, selezionare il blocco dati binario in base all'offset iniziale e finale facendo riferimento al file .map file. L'offset iniziale e finale per il dispositivo 10M50 è rispettivamente 0x12000 e 0xB9FFF. Copia questo blocco in un nuovo file e salvalo in un altro .rpd file. Questo nuovo file .rpd file contiene solo l'immagine dell'applicazione 2.

Generazione di pof tramite la programmazione di Convert Files

Per convertire .sof fileda s a .pof files, attenersi alla seguente procedura:

1. Sul File menu, fare clic su Converti programmazione Files.
2. In Programmazione uscite file, seleziona Oggetto programmatore File (.pof) in Programmazione file elenco tipi.
3. Nell'elenco Modalità, selezionare Configurazione interna.
4. Nel File casella del nome, specificare il file nome per la programmazione file vuoi creare.
5. Per generare una mappa della memoria File (.map), attiva Crea mappa memoria File (Genera automaticamente output_file.carta geografica). Il file .map contiene l'indirizzo del CFM e dell'UFM con l'impostazione ICB impostata tramite l'opzione Opzione/Informazioni avvio.
6.  Per generare dati di programmazione grezzi (.rpd), attiva Crea dati di configurazione RPD (Genera output_file_auto.rpd).
   Con l'aiuto di Memory Map File, è possibile identificare facilmente i dati per ciascun blocco funzionale nel file .rpd file. È inoltre possibile estrarre i dati flash per strumenti di programmazione di terze parti o aggiornare la configurazione o i dati utente tramite Altera On-Chip Flash IP.
7. Il file .sof può essere aggiunto tramite Input files per convertire list e puoi aggiungere fino a due file .sof files.
   • Per scopi di aggiornamento del sistema remoto, è possibile conservare i dati della pagina 0 originale nel .pof e sostituire i dati della pagina 1 con il nuovo .sof file. Per eseguire questa operazione, è necessario aggiungere il file .pof file a pagina 0, quindi
     aggiungi la pagina .sof, quindi aggiungi il nuovo .sof file A
8. Dopo aver impostato tutte le impostazioni, fare clic su Genera per generare la programmazione correlata file.

Programmazione del QSPI

Per programmare il codice dell'applicazione Nios II nella flash QSPI, procedere come segue:

1. Sul kit di sviluppo FPGA MAX 10, impostare MAX10_BYPASSn su 0 per bypassare il dispositivo VTAP (MAX II) integrato.
2. Collega il cavo di download Intel FPGA (precedentemente USB Blaster) al connettore JTAG intestazione.
3. Nella finestra Programmatore, fare clic su Configurazione hardware e selezionare USB Blaster.
4. Nell'elenco Modalità, selezionare JTAG.
5. Fare clic sul pulsante Rilevamento automatico nel riquadro di sinistra.
6. Selezionare il dispositivo da programmare e fare clic su Aggiungi File.
7. Selezionare il pfl.sof.
8. Fare clic su Avvia per iniziare la programmazione.
9. Una volta completata con successo la programmazione, senza spegnere la scheda, fare nuovamente clic sul pulsante Rilevamento automatico nel riquadro di sinistra. Vedrai apparire un flash QSPI_512Mb nella finestra del programmatore.
10. Selezionare il dispositivo QSPI e fare clic su Aggiungi File.
11. Seleziona il file .pof file generato in precedenza da .hex file.
12. Fare clic su Avvia per iniziare a programmare il flash QSPI.

Programmare l'FPGA con Initial Image usando JTAG

Devi programmare app1.pof nell'FPGA come immagine iniziale del dispositivo. Per programmare app1.pof nell'FPGA, procedere come segue:

1. Nella finestra Programmatore, fare clic su Configurazione hardware e selezionare USB Blaster.
2. Nell'elenco Modalità, selezionare JTAG.
3. Fare clic sul pulsante Rilevamento automatico nel riquadro di sinistra.
4. Selezionare il dispositivo da programmare e fare clic su Aggiungi File.
5. Selezionare app1.pof.
6. Fare clic su Avvia per iniziare la programmazione.

Aggiornamento dell'immagine e attivazione della riconfigurazione tramite UART

Per configurare in remoto il tuo kit di sviluppo FPGA MAX10, procedi come segue:

1. Nota: Prima di iniziare, assicurati di quanto segue:
   • il pin CONFIG_SEL sulla scheda è impostato su 0
   • la porta UART della scheda è collegata al computer
   • Apri Remote Terminal.exe e si aprirà l'interfaccia Remote Terminal.
2. Fare clic su Impostazioni e verrà visualizzata la finestra delle impostazioni della porta seriale.
3. Impostare i parametri del terminale remoto in modo che corrispondano alle impostazioni UART selezionate nel core IP UART Quartus II. Una volta completata l'impostazione, fare clic su OK.
4. Premere il pulsante nCONFIG sul kit di sviluppo o digitare 1 nella casella di testo Invia, quindi premere Invio.
   • Sul terminale apparirà un elenco di scelte operative, come mostrato di seguito:
   • Nota: Per selezionare un'operazione, digitare il numero nella casella di testo Invia, quindi premere Invio.
5. Per aggiornare l'immagine dell'applicazione 1 con l'immagine dell'applicazione 2, seleziona l'operazione 2. Ti verrà richiesto di inserire l'indirizzo iniziale e finale di CFM1 e CFM2.
   • Nota: L'indirizzo mostrato nella mappa file include le impostazioni ICB, CFM e UFM ma Altera On-Chip
   • Flash IP può accedere solo a CFM e UFM. Pertanto, esiste un offset di indirizzo tra l'indirizzo mostrato nella mappa file e la finestra dei parametri Altera On-Chip Flash IP.
6. Digitare l'indirizzo in base all'indirizzo specificato nella finestra dei parametri Altera On-Chip Flash IP.
   • La cancellazione inizierà automaticamente dopo aver inserito l'indirizzo finale.
7. Dopo la cancellazione riuscita, ti verrà richiesto di accedere alla programmazione .rpd file per l'immagine dell'applicazione 2.
   • Per caricare l'immagine, fare clic su InviaFile , quindi selezionare il file .rpd contenente solo l'immagine dell'applicazione 2 e fare clic su Apri.
   • Nota: Oltre all'immagine 2 dell'applicazione, puoi utilizzare qualsiasi nuova immagine che desideri aggiornare nel dispositivo.
   • Il processo di aggiornamento inizierà direttamente e potrai monitorare l'avanzamento attraverso il terminale. Il menu delle operazioni indicherà Fatto e ora potrai scegliere l'operazione successiva.
8. Per attivare la riconfigurazione, selezionare l'operazione 4. È possibile osservare il comportamento del LED che indica la diversa immagine caricata nel dispositivo.

Immagine	Stato LED (attivo basso)
Immagine di fabbrica	01010
Immagine dell'applicazione 1	10101
Immagine dell'applicazione 2	01110

Cronologia delle revisioni del documento

Data	Versione	Cambiamenti
Febbraio 2017	2017.02.21	Ribattezzato Intel.
Giugno 2015	2015.06.15	Versione iniziale.

Documenti / Risorse

Dispositivi Intel MAX 10 FPGA su UART con il processore Nios II [pdf] Guida utente MAX 10 dispositivi FPGA su UART con processore Nios II, MAX 10 dispositivi FPGA, su UART con processore Nios II, su UART, processore Nios II UART, Nios II, processore UART

Riferimenti

• Manuale d'uso