intel MAX 10 Dyfeisiau FPGA Dros UART gyda'r Prosesydd Nios II

Gwybodaeth Cynnyrch

Mae'r dyluniad cyfeirio yn darparu cymhwysiad syml sy'n gweithredu nodweddion cyfluniad anghysbell sylfaenol mewn systemau sy'n seiliedig ar Nios II ar gyfer dyfeisiau MAX 10 FPGA. Defnyddir y rhyngwyneb UART sydd wedi'i gynnwys yn y Pecyn Datblygu MAX 10 FPGA ynghyd â chraidd Altera UART IP i ddarparu'r swyddogaeth ffurfweddu o bell. Mae dyfeisiau MAX10 FPGA yn darparu'r gallu i storio hyd at ddwy ddelwedd ffurfweddu sy'n gwella'r nodwedd uwchraddio system bell ymhellach.

Byrfoddau

Talfyriad	Disgrifiad
Afalon-MM	Cof Fflach Ffurfweddiad Mapio Cof Avalon
CFM	Rhyngwyneb defnyddiwr graffigol
ICB	Cychwyn Ffurfweddu Did
MAP/.map	Map Cof File
Nios II EDS	Cefnogaeth Swît Dylunio Embedded Nios II
PFL	Parallel Flash Loader IP craidd
POF/.pof	Rhaglennydd Gwrthrych File
QSPI	Rhyngwyneb ymylol cyfresol cwad
RPD/.rpd	Data rhaglennu amrwd
SBT	Offer Adeiladu Meddalwedd
SOF/.sof	Gwrthrych SRAM File
CART	Derbynnydd / trosglwyddydd asyncronig cyffredinol
UFM	Cof fflach defnyddiwr

Cyfarwyddiadau Defnydd Cynnyrch

Rhagofyniad

Mae cymhwyso'r dyluniad cyfeirio hwn yn ei gwneud yn ofynnol i chi feddu ar y lefel benodol o wybodaeth neu brofiad yn y meysydd canlynol:

Gofynion:

Dyma'r gofynion caledwedd a meddalwedd ar gyfer y dyluniad cyfeirio:

Dylunio Cyfeirnod Files

File Enw	Disgrifiad
Ffatri_delwedd	Yn y modd cyfluniad delweddau cyfluniad deuol, CFM1 a CFM2 yn cael eu cyfuno i un storfa CFM.
ap_delwedd_1	Dyluniad caledwedd Quartus II file sy'n disodli app_image_2 yn ystod uwchraddio system o bell.
ap_delwedd_2	Mae cod cymhwysiad meddalwedd Nios II yn gweithredu fel rheolydd ar gyfer dyluniad y system uwchraddio o bell.
Remote_system_upgrade.c
ffatri_application1.pof	Rhaglennu Quartus II file sy'n cynnwys delwedd ffatri a delwedd cais 1, i'w raglennu i CFM0 a CFM1 a CFM2 yn y drefn honno ar y blaen stage.
factory_application1.rpd
cais_image_1.rpd
cais_image_2.rpd
Nios_application.pof

Mae'r dyluniad cyfeirio yn darparu cymhwysiad syml sy'n gweithredu nodweddion cyfluniad anghysbell sylfaenol mewn systemau sy'n seiliedig ar Nios II ar gyfer dyfeisiau MAX 10 FPGA. Defnyddir y rhyngwyneb UART sydd wedi'i gynnwys yn y Pecyn Datblygu MAX 10 FPGA ynghyd â chraidd Altera UART IP i ddarparu'r swyddogaeth ffurfweddu o bell.

Gwybodaeth Gysylltiedig

Dylunio Cyfeirnod Files

Uwchraddio System Anghysbell gyda MAX 10 FPGA drosoddview

Gyda'r nodwedd uwchraddio system o bell, gellir gwneud gwelliannau ac atgyweiriadau nam ar gyfer dyfeisiau FPGA o bell. Mewn amgylchedd system wedi'i fewnosod, mae angen diweddaru firmware yn aml dros y gwahanol fathau o brotocol, megis UART, Ethernet, ac I2C. Pan fydd y system fewnosod yn cynnwys FPGA, gall diweddariadau firmware gynnwys diweddariadau o'r ddelwedd caledwedd ar y FPGA.
Mae dyfeisiau MAX10 FPGA yn darparu'r gallu i storio hyd at ddwy ddelwedd ffurfweddu sy'n gwella'r nodwedd uwchraddio system bell ymhellach. Un o'r delweddau fydd y ddelwedd wrth gefn sy'n cael ei llwytho os bydd gwall yn y ddelwedd gyfredol.

Byrfoddau

Tabl 1: Rhestr o Dalfyriadau

Disgrifiad Byrfodd
Afalon-MM	Map Cof Avalon
CFM	Cof fflach cyfluniad
GUI	Rhyngwyneb defnyddiwr graffigol
ICB	Cychwyn Ffurfweddu Did
MAP/.map	Map Cof File
Nios II EDS	Cefnogaeth Swît Dylunio Embedded Nios II
PFL	Parallel Flash Loader IP craidd
POF/.pof	Rhaglennydd Gwrthrych File

• Intel Gorfforaeth. Cedwir pob hawl. Mae geiriau a logos Intel, logo Intel, Altera, Arria, Seiclon, Enpirion, MAX, Nios, Quartus a Stratix yn nodau masnach Intel Corporation neu ei is-gwmnïau yn yr UD a / neu wledydd eraill. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau.
• Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

Rhagofyniad

Talfyriad QSPI	Disgrifiad Rhyngwyneb ymylol cyfresol cwad
RPD/.rpd	Data rhaglennu amrwd
SBT	Offer Adeiladu Meddalwedd
SOF/.sof	Gwrthrych SRAM File
UART	Derbynnydd / trosglwyddydd asyncronig cyffredinol
UFM	Cof fflach defnyddiwr

Rhagofyniad

• Mae cymhwyso'r dyluniad cyfeirio hwn yn ei gwneud yn ofynnol i chi feddu ar y lefel benodol o wybodaeth neu brofiad yn y meysydd canlynol:
• Gwybodaeth ymarferol o systemau Nios II a'r offer i'w hadeiladu. Mae'r systemau a'r offer hyn yn cynnwys meddalwedd Quartus® II, Qsys, ac EDS Nios II.
• Gwybodaeth am fethodolegau ac offer cyfluniad Intel FPGA, megis cyfluniad mewnol MAX 10 FPGA, nodwedd uwchraddio system anghysbell a PFL.

Gofynion

• Dyma'r gofynion caledwedd a meddalwedd ar gyfer y dyluniad cyfeirio:
• Pecyn datblygu FPGA MAX 10
• Fersiwn Quartus II 15.0 gyda Nios II EDS
• Cyfrifiadur gyda gyrrwr UART gweithredol a rhyngwyneb
• Unrhyw ddeuaidd/hecsadegol file golygydd

Dylunio Cyfeirnod Files

Tabl 2: Dylunio Files Wedi'i gynnwys yn y Cynllun Cyfeirio

File Enw Ffatri_delwedd	Disgrifiad • Dyluniad caledwedd Quartus II file i'w storio yn CFM0. • Y ddelwedd wrth gefn / delwedd ffatri i'w defnyddio pan fydd y gwall yn digwydd wrth lawrlwytho delwedd y rhaglen.
ap_delwedd_1	• Dyluniad caledwedd Quartus II file i'w storio yn CFM1 a CFM2.(1) • Mae delwedd cais cychwynnol llwytho yn y ddyfais.

1. Mewn modd cyfluniad delweddau cyfluniad deuol, cyfunir CFM1 a CFM2 i un storfa CFM.

File Enw ap_delwedd_2	Disgrifiad Dyluniad caledwedd Quartus II file sy'n disodli app_image_2 yn ystod uwchraddio system o bell.
Remote_system_ upgrade.c	Cod cymhwysiad meddalwedd Nios II sy'n gweithredu fel rheolydd ar gyfer dyluniad y system uwchraddio o bell.
Terminal o Bell.exe	• Gweithredadwy file gyda GUI. • Swyddogaethau fel terfynell ar gyfer gwesteiwr i ryngweithio â phecyn datblygu MAX 10 FPGA. • Anfon data rhaglennu trwy UART. • Cynhwysir cod ffynhonnell ar gyfer y derfynell hon.

Tabl 3: Meistr Files Wedi'i gynnwys yn y Cynllun Cyfeirio

Gallwch ddefnyddio'r rhain meistr files ar gyfer y dyluniad cyfeirio heb lunio'r dyluniad files.

File Enw   factory_application1.pof factory_application1.rpd	Disgrifiad Rhaglennu Quartus II file sy'n cynnwys delwedd ffatri a delwedd cais 1, i'w rhaglennu i CFM0 a CFM1 a CFM2 yn y drefn honno ar y cychwyn cyntaftage.
factory_application2.pof factory_application2.rpd	• Rhaglennu Quartus II file sy'n cynnwys delwedd ffatri a delwedd cymhwysiad 2. • Bydd delwedd cais 2 yn cael ei dynnu'n ddiweddarach i ddisodli delwedd cais 1 yn ystod uwchraddio system bell, a enwir application_ image_2.rpd isod.
cais_image_1.rpd	Data rhaglennu crai Quartus II file sy'n cynnwys delwedd cais 1 yn unig.
cais_image_2.rpd	Data rhaglennu crai Quartus II file sy'n cynnwys delwedd cais 2 yn unig.
Nios_application.pof	• Rhaglennu file sy'n cynnwys cais meddalwedd prosesydd Nios II .hex file yn unig. • I'w raglennu i fflach QSPI allanol.
pfl.sof	• Cwartws II .sof yn cynnwys PFL. • Wedi'i raglennu i fflach QSPI ar becyn Datblygu MAX 10 FPGA.

Cyfeirnod Dyluniad Disgrifiad Swyddogaethol

Prosesydd Gen2 Nios II

• Mae gan Brosesydd Nios II Gen2 yn y dyluniad cyfeirio y swyddogaethau canlynol:
• Meistr bws sy'n trin yr holl weithrediadau rhyngwyneb â chraidd IP Flash Altera On-Chip gan gynnwys darllen, ysgrifennu a dileu.
• Yn darparu algorithm mewn meddalwedd i dderbyn y ffrwd did rhaglennu o gyfrifiadur gwesteiwr a sbarduno ad-drefnu trwy'r craidd IP Ffurfweddiad Deuol.
• Mae angen i chi osod fector ailosod y prosesydd yn unol â hynny. Mae hyn er mwyn sicrhau bod y prosesydd yn cychwyn y cod cais cywir o naill ai fflach UFM neu QSPI allanol.
• Nodyn: Os yw cod cais Nios II yn fawr, mae Intel yn argymell eich bod yn storio cod y cais yn y fflach QSPI allanol. Yn y dyluniad cyfeirio hwn, mae'r fector ailosod yn pwyntio at y fflach QSPI allanol lle mae cod cais Nios II yn cael ei storio.

Gwybodaeth Gysylltiedig

• Tiwtorial Datblygu Caledwedd Nios II Gen2
• Yn darparu mwy o wybodaeth am ddatblygu Prosesydd Gen2 Nios II.

Craidd IP Flash Ar-Chip Altera

• Mae craidd Altera On-Chip Flash IP yn gweithredu fel rhyngwyneb i brosesydd Nios II wneud gweithrediad darllen, ysgrifennu neu ddileu i'r CFM ac UFM. Mae craidd IP Flash Ar-Chip Altera yn caniatáu ichi gyrchu, dileu a diweddaru'r CFM gyda ffrwd didau cyfluniad newydd. Mae golygydd paramedr IP Flash Altera On-Chip yn dangos ystod cyfeiriadau a bennwyd ymlaen llaw ar gyfer pob sector cof.

Gwybodaeth Gysylltiedig

• Craidd IP Flash Ar-Chip Altera
• Yn darparu mwy o wybodaeth am Altera On-Chip Flash IP Core.

Craidd IP Cyfluniad Deuol Altera

• Gallwch ddefnyddio craidd IP Configuration Deuol Altera i gael mynediad i'r bloc uwchraddio system bell mewn dyfeisiau MAX 10 FPGA. Mae craidd IP Ffurfweddu Deuol Altera yn caniatáu ichi ysgogi ad-drefnu unwaith y bydd y ddelwedd newydd wedi'i lawrlwytho.

Gwybodaeth Gysylltiedig

• Craidd IP Cyfluniad Deuol Altera
• Yn darparu mwy o wybodaeth am Altera Dual Configuration IP Core

Craidd IP Altera UART

• Mae craidd IP UART yn caniatáu cyfathrebu ffrydiau cymeriad cyfresol rhwng system wreiddio yn MAX 10 FPGA a dyfais allanol. Fel meistr Avalon-MM, mae prosesydd Nios II yn cyfathrebu â chraidd IP UART, sef caethwas Avalon-MM. Gwneir y cyfathrebu hwn trwy reoli darllen ac ysgrifennu a chofrestrau data.
• Mae'r craidd yn gweithredu amseriad protocol RS-232 ac yn darparu'r nodweddion canlynol:
• cyfradd baud addasadwy, cydraddoldeb, stop, a darnau data
• signalau rheoli llif RTS/CTS dewisol

Gwybodaeth Gysylltiedig

• Craidd UART
• Yn darparu mwy o wybodaeth am UART Core.

Craidd IP Rheolydd SPI Quad Generig

• Mae craidd IP Rheolydd SPI Cwad Generig yn gweithredu fel rhyngwyneb rhwng MAX 10 FPGA, y fflach allanol a'r fflach QSPI ar y bwrdd. Mae'r craidd yn darparu mynediad i'r fflach QSPI trwy weithrediadau darllen, ysgrifennu a dileu.
  Pan fydd cais Nios II yn ehangu gyda mwy o gyfarwyddiadau, bydd y file maint y hecs file a gynhyrchir o gais Nios II yn fwy. Y tu hwnt i derfyn maint penodol, ni fydd gan yr UFM ddigon o le i storio hecs y cais file. I ddatrys hyn, gallwch ddefnyddio'r fflach QSPI allanol sydd ar gael ar y pecyn Datblygu MAX 10 FPGA i storio hecs y cais file.

Dyluniad Cymhwysiad Meddalwedd Nios II EDS

• Mae'r dyluniad cyfeirio yn cynnwys cod cymhwysiad meddalwedd Nios II sy'n rheoli dyluniad y system uwchraddio o bell. Mae cod cymhwysiad meddalwedd Nios II yn ymateb i'r derfynell gwesteiwr trwy UART trwy weithredu cyfarwyddiadau penodol.

Diweddaru Delweddau Cymhwysiad o Bell

• Ar ôl i chi wedi trawsyrru ffrwd did rhaglennu file gan ddefnyddio'r Terminal Anghysbell, mae rhaglen feddalwedd Nios II wedi'i chynllunio i wneud y canlynol:

1. Gosodwch Gofrestr Reoli graidd IP Flash Ar-sglodion Altera i ddad-amddiffyn y sector CFM1 a 2.
2. Perfformio gweithrediad dileu sector ar CFM1 a CFM2. Mae'r meddalwedd yn pleidleisio cofrestr statws craidd IP Flash Ar-Chip Altera i sicrhau bod dileu llwyddiannus wedi'i gwblhau.
3. Derbyn 4 beit o ffrwd didau ar y tro o stdin. Gellir defnyddio mewnbwn ac allbwn safonol i dderbyn data yn uniongyrchol o'r derfynell gwesteiwr ac argraffu allbwn arno. Gellir gosod mathau o opsiynau mewnbwn ac allbwn safonol trwy'r Golygydd BSP yn offeryn Nios II Eclipse Build.
4. Yn gwrthdroi'r drefn didau ar gyfer pob beit.
   • Nodyn: Oherwydd cyfluniad Altera On-Chip Flash IP Core, mae angen gwrthdroi pob beit o ddata cyn ei ysgrifennu i CFM.
5. Dechreuwch ysgrifennu 4 beit o ddata ar yr un pryd i CFM1 a CFM2. Mae'r broses hon yn parhau tan ddiwedd y ffrwd did rhaglennu.
6. Yn pleidleisio cofrestr statws Altera On-Chip Flash IP i sicrhau gweithrediad ysgrifennu llwyddiannus. Yn ysgogi neges i nodi bod y trosglwyddiad wedi'i gwblhau.
   • Nodyn: Os bydd y gweithrediad ysgrifennu yn methu, bydd y derfynell yn atal y broses anfon llif didau ac yn cynhyrchu neges gwall.
7. Yn gosod y Gofrestr Reoli i ail-amddiffyn CFM1 a CFM2 i atal unrhyw weithrediad ysgrifennu diangen.

Gwybodaeth Gysylltiedig

• pof Cynhyrchu trwy Raglennu Trosi Files ymlaen
• Yn darparu gwybodaeth am greu rpd files yn ystod trosi rhaglennu files.

Sbarduno Ailgyflunio o Bell

• Ar ôl i chi ddewis gweithrediad ad-drefnu sbardun yn y Terminal Anghysbell gwesteiwr, bydd rhaglen feddalwedd Nios II yn gwneud y canlynol:

1. Derbyn y gorchymyn o fewnbwn safonol.
2. Dechreuwch yr ad-drefnu gyda'r ddau weithred ysgrifennu a ganlyn:

• Ysgrifennwch 0x03 i gyfeiriad gwrthbwyso 0x01 yn y craidd IP Ffurfweddiad Deuol. Mae'r llawdriniaeth hon yn trosysgrifo'r pin corfforol CONFIG_SEL ac yn gosod Delwedd 1 fel y ddelwedd cyfluniad cychwyn nesaf.
• Ysgrifennwch 0x01 i'r cyfeiriad gwrthbwyso 0x00 yn y craidd IP Ffurfweddiad Deuol. Mae'r gweithrediad hwn yn sbarduno ad-drefnu i ddelwedd cymhwysiad yn CFM1 a CFM2

Trwodd Dylunio Cyfeirio

Cynhyrchu Rhaglennu Files

• Mae'n rhaid i chi gynhyrchu'r rhaglenni canlynol files cyn gallu defnyddio'r uwchraddio system bell ar becyn Datblygu MAX 10 FPGA:

Ar gyfer Rhaglennu QSPI:

• sof—defnydd y pfl.sof sydd wedi'i gynnwys yn y dyluniad cyfeirio neu gallwch ddewis creu .sof gwahanol yn cynnwys eich dyluniad PFL eich hun
• pof— cyfluniad file wedi'i gynhyrchu o hecs a'i raglennu i'r fflach QSPI.
• Canys Uwchraddio system o bell:
• pof— cyfluniad file wedi'i gynhyrchu o .sof a'i raglennu i'r fflach fewnol.
• rpd - yn cynnwys y data ar gyfer fflach fewnol sy'n cynnwys gosodiadau ICB, CFM0, CFM1 ac UFM.
• map - dal y cyfeiriad ar gyfer pob sector cof o leoliadau ICB, CFM0, CFM1 ac UFM.

Cynhyrchu files ar gyfer Rhaglennu QSPI

I gynhyrchu y .pof file ar gyfer rhaglennu QSPI, perfformiwch y camau canlynol:

1. Adeiladu Prosiect Nios II a chynhyrchu HEX file.
   • Nodyn: Cyfeiriwch at AN730: Dulliau Booting Prosesydd Nios II Yn MAX 10 Dyfeisiau i gael gwybodaeth am adeiladu prosiect Nios II a chynhyrchu HEX file.
2. Ar y File ddewislen, cliciwch Trosi Rhaglennu Files.
3. O dan raglennu allbwn file, dewiswch Gwrthrych Rhaglennydd File (.pof) yn y Rhaglennu file math rhestr.
4. Yn y rhestr Modd, dewiswch Gyfres Goddefol 1-did.
5. Yn y rhestr dyfeisiau Ffurfweddu, dewiswch CFI_512Mb.
6. Yn y File blwch enw, nodwch y file enw ar gyfer y rhaglennu file rydych chi am greu.
7. Yn y Mewnbwn files i drosi rhestr, dileu'r Dewisiadau a rhes data SOF. Cliciwch Ychwanegu Data Hex a blwch deialog Ychwanegu Data Hex yn ymddangos. Yn y Ychwanegu Hex Data blwch, dewiswch Absolute addressing a mewnosodwch y .hex file a gynhyrchwyd gan Nios II EDS Build Tools.
8. Ar ôl gosod yr holl leoliadau, cliciwch Cynhyrchu i gynhyrchu rhaglennu cysylltiedig file.

Gwybodaeth Gysylltiedig

AN730: Dulliau Booting Prosesydd Nios II Yn MAX 10 Dyfeisiau FPGA
Cynhyrchu files ar gyfer Uwchraddio System Anghysbell

I gynhyrchu'r .pof, .map a .rpd files ar gyfer uwchraddio system o bell, perfformiwch y camau canlynol:

1. Adfer y Factory_image, application_image_1 a application_image_2, a llunio'r tri chynllun.
2. Cynhyrchu dwy .pof files a ddisgrifir yn y tabl canlynol:
   • Nodyn: Cyfeirio .pof Generation trwy Drosi Rhaglennu Files am gamau ar gynhyrchu .pof files.
3. Agorwch yr app2.rpd gan ddefnyddio unrhyw olygydd hecs.
4. Yn y golygydd hecs, dewiswch y bloc data deuaidd yn seiliedig ar y gwrthbwyso cychwyn a diwedd trwy gyfeirio at y .map file. Y gwrthbwyso cychwyn a diwedd ar gyfer y ddyfais 10M50 yw 0x12000 a 0xB9FFF yn y drefn honno. Copïwch y bloc hwn i un newydd file a'i arbed mewn .rpd gwahanol file. Mae'r .rpd newydd hwn file yn cynnwys delwedd cais 2 yn unig.

pof Cynhyrchu trwy Raglennu Trosi Files

I drosi .sof files i .pof files, dilynwch y camau hyn:

1. Ar y File ddewislen, cliciwch Trosi Rhaglennu Files.
2. O dan raglennu allbwn file, dewiswch Gwrthrych Rhaglennydd File (.pof) yn y Rhaglennu file math rhestr.
3. Yn y rhestr Modd, dewiswch Ffurfweddu Mewnol.
4. Yn y File blwch enw, nodwch y file enw ar gyfer y rhaglennu file rydych chi am greu.
5. I gynhyrchu Map Cof File (.map), trowch Creu Map Cof ymlaen File (Cynhyrchu allbwn yn awtomatig_file.map). Mae'r map .yn cynnwys cyfeiriad y CFM a'r UFM gyda'r gosodiad ICB a osodwyd gennych trwy'r opsiwn Option/Boot Info.
6.  I gynhyrchu Data Rhaglennu Crai (.rpd), trowch ymlaen Create config data RPD (Generate output_file_auto.rpd).
   Gyda chymorth Map Cof File, gallwch yn hawdd adnabod y data ar gyfer pob bloc swyddogaethol yn y .rpd file. Gallwch hefyd dynnu'r data fflach ar gyfer offer rhaglennu trydydd parti neu ddiweddaru'r ffurfweddiad neu ddata defnyddwyr trwy'r IP Flash Altera Ar-Chip.
7. Gellir ychwanegu'r .sof trwy Mewnbwn files i drosi rhestr a gallwch ychwanegu hyd at ddau .sof files.
   • At ddibenion uwchraddio system o bell, gallwch gadw'r data tudalen 0 gwreiddiol yn y .pof, a disodli data tudalen 1 gyda .sof newydd file. I wneud hyn, mae angen ichi ychwanegu'r .pof file yn tudalen 0, yna
     ychwanegu .sof page, yna ychwanegu'r .sof newydd file i
8. Ar ôl gosod yr holl leoliadau, cliciwch Cynhyrchu i gynhyrchu rhaglennu cysylltiedig file.

Rhaglennu'r QSPI

I raglennu cod cais Nios II i'r fflach QSPI, dilynwch y camau canlynol:

1. Ar Becyn Datblygu MAX 10 FPGA, newidiwch y MAX10_BYPASSn i 0 i osgoi dyfais VTAP (MAX II) ar fwrdd y llong.
2. Cysylltwch Gebl Lawrlwytho Intel FPGA (USB Blaster gynt) â'r JTAG pennyn.
3. Yn y ffenestr Rhaglennydd, cliciwch Gosod Caledwedd a dewiswch USB Blaster.
4. Yn y rhestr Modd, dewiswch JTAG.
5. Cliciwch y botwm Auto Canfod ar y cwarel chwith.
6. Dewiswch y ddyfais i'w rhaglennu, a chliciwch Ychwanegu File.
7. Dewiswch y pfl.sof.
8. Cliciwch Start i ddechrau rhaglennu.
9. Ar ôl i raglennu fod yn llwyddiannus, heb ddiffodd y bwrdd, cliciwch ar y botwm Auto Canfod ar y cwarel chwith eto. Fe welwch fflach QSPI_512Mb yn ymddangos yn ffenestr y rhaglennydd.
10. Dewiswch y ddyfais QSPI, a chliciwch Ychwanegu File.
11. Dewiswch y .pof file a gynhyrchwyd yn flaenorol o .hex file.
12. Cliciwch Start i ddechrau rhaglennu'r fflach QSPI.

Rhaglennu'r FPGA gyda Delwedd Gychwynnol gan ddefnyddio JTAG

Mae'n rhaid i chi raglennu'r app1.pof i'r FPGA fel delwedd gychwynnol y ddyfais. I raglennu'r app1.pof i'r FPGA, dilynwch y camau canlynol:

1. Yn y ffenestr Rhaglennydd, cliciwch Gosod Caledwedd a dewiswch USB Blaster.
2. Yn y rhestr Modd, dewiswch JTAG.
3. Cliciwch y botwm Auto Canfod ar y cwarel chwith.
4. Dewiswch y ddyfais i'w rhaglennu, a chliciwch Ychwanegu File.
5. Dewiswch yr app1.pof.
6. Cliciwch Start i ddechrau rhaglennu.

Diweddaru Delwedd a Sbarduno Ailgyflunio gan ddefnyddio UART

I ffurfweddu eich pecyn datblygu MAX10 FPGA o bell, dilynwch y camau canlynol:

1. Nodyn: Cyn i chi ddechrau, sicrhewch y canlynol:
   • mae'r pin CONFIG_SEL ar y bwrdd wedi'i osod i 0
   • mae porthladd UART eich bwrdd wedi'i gysylltu â'ch cyfrifiadur
   • Agor Remote Terminal.exe ac mae'r rhyngwyneb Terfynell Anghysbell yn agor.
2. Cliciwch ar Gosodiadau a bydd ffenestr gosodiadau porth cyfresol yn ymddangos.
3. Gosodwch baramedrau terfynell bell i gyd-fynd â'r gosodiadau UART a ddewiswyd yng nghraidd IP Quartus II UART. Ar ôl cwblhau'r gosodiad, cliciwch Iawn.
4. Pwyswch y botwm nCONFIG ar y pecyn datblygu neu allwedd 1 yn y blwch Anfon testun, ac yna pwyswch Enter.
   • Bydd rhestr o ddewis gweithrediad yn ymddangos ar y derfynell, fel y dangosir isod:
   • Nodyn: I ddewis gweithrediad, rhowch y rhif yn y blwch Anfon testun, ac yna pwyswch Enter.
5. I ddiweddaru delwedd cais 1 gyda delwedd cymhwysiad 2, dewiswch weithrediad 2. Fe'ch anogir i fewnosod cyfeiriad cychwyn a diwedd CFM1 a CFM2.
   • Nodyn: Y cyfeiriad a ddangosir ar y map file yn cynnwys gosodiadau ICB, CFM ac UFM ond yr Altera On-Chip
   • Gall Flash IP gyrchu CFM ac UFM yn unig. Felly, mae gwrthbwyso cyfeiriad rhwng y cyfeiriad a ddangosir ar y map file a ffenestr paramedr IP Flash Ar-Chip Altera.
6. Allwedd yn y cyfeiriad yn seiliedig ar y cyfeiriad a nodir gan y ffenestr paramedr Altera On-Chip Flash IP.
   • Bydd dileu yn cychwyn yn awtomatig ar ôl i chi nodi'r cyfeiriad terfynol.
7. Ar ôl dileu llwyddiannus, byddwch yn cael eich annog i fynd i mewn rhaglennu .rpd file ar gyfer delwedd cais 2.
   • I uwchlwytho delwedd, cliciwch AnfonFile botwm, ac yna dewiswch y .rpd sy'n cynnwys delwedd cais 2 yn unig a chliciwch Open.
   • Nodyn: Ar wahân i ddelwedd cymhwysiad 2, gallwch ddefnyddio unrhyw ddelwedd newydd yr hoffech ei diweddaru i'r ddyfais.
   • Bydd y broses ddiweddaru yn cychwyn yn uniongyrchol a gallwch fonitro'r cynnydd trwy'r derfynell. Bydd y ddewislen llawdriniaeth yn annog Wedi'i Wneud a gallwch nawr ddewis y llawdriniaeth nesaf.
8. I sbarduno ad-drefnu, dewiswch weithrediad 4. Gallwch arsylwi ar yr ymddygiad LED sy'n nodi'r gwahanol ddelwedd sydd wedi'i lwytho i mewn i'r ddyfais.

Delwedd	Statws LED (Isel Actif)
Delwedd Ffatri	01010
Delwedd Cais 1	10101
Delwedd Cais 2	01110

Hanes Adolygu Dogfen

Dyddiad	Fersiwn	Newidiadau
Chwefror 2017	2017.02.21	Wedi'i ailfrandio fel Intel.
Mehefin 2015	2015.06.15	Rhyddhad cychwynnol.

Dogfennau / Adnoddau

intel MAX 10 Dyfeisiau FPGA Dros UART gyda'r Prosesydd Nios II [pdfCanllaw Defnyddiwr MAX 10 Dyfeisiau FPGA Dros UART gyda'r Prosesydd Nios II, MAX 10 Dyfeisiau FPGA, Dros UART gyda'r Prosesydd Nios II, Dros UART, Prosesydd Nios II UART, Nios II, Prosesydd UART

Cyfeiriadau

• Llawlyfr Defnyddiwr