Dispositivi intel MAX 10 FPGA Over UART cù u Processor Nios II

Informazione di u produttu

U disignu di riferimentu furnisce una applicazione simplice chì implementa funzioni basi di cunfigurazione remota in sistemi basati in Nios II per i dispositi MAX 10 FPGA. L'interfaccia UART inclusa in u Kit di Sviluppu MAX 10 FPGA hè aduprata cù u core IP Altera UART per furnisce a funziunalità di cunfigurazione remota. I dispositi MAX10 FPGA furniscenu a capacità di almacenà finu à duie imagine di cunfigurazione chì aumentanu ancu a funzione di aghjurnamentu di u sistema remoto.

Abbreviazioni

Abbreviazione	Descrizzione
Avalon-MM	Avalon Memory-Mapped Configuration Memoria flash
CFM	Interfaccia d'utilizatore grafica
ICB	Bit di cunfigurazione di inizializazione
MAPPA/.mappa	Mappa di memoria File
Nios II EDS	Supportu Nios II Embedded Design Suite
PFL	Parallel Flash Loader IP core
POF/.pof	Ughjettu di u prugrammatore File
QSPI	Interfaccia periferica seriale quadru
RPD/.rpd	Dati di prugrammazione crudi
SBT	Strumenti di creazione di software
SOF/.sof	Ughjettu SRAM File
CART	Ricevitore / trasmettitore asincronu universale
UFM	Memoria flash d'utilizatore

Istruzzioni per l'usu di u produttu

Prerequisite

L'applicazione di stu disignu di riferimentu richiede di avè u livellu indicatu di cunniscenza o sperienza in i seguenti settori:

Requisiti:

Eccu i requisiti hardware è software per u disignu di riferimentu:

Disegnu di riferimentu Files

File Nome	Descrizzione
Factory_image	In u modu di cunfigurazione d'imaghjini di cunfigurazione duale, CFM1 è CFM2 sò cumminati in un unicu almacenamentu CFM.
app_image_1	Conception du matériel Quartus II file chì rimpiazza app_image_2 durante un aghjurnamentu di u sistema remoto.
app_image_2	U codice di l'applicazione software Nios II agisce cum'è u controller per u disignu di u sistema di aghjurnamentu remoto.
Remote_system_upgrade.c
factory_application1.pof	Programmazione Quartus II file chì hè custituitu di imaghjini di fabbrica è l'immagine di l'applicazione 1, da esse programata in CFM0 è CFM1 è CFM2 rispettivamente à l'iniziale stage.
factory_application1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

U disignu di riferimentu furnisce una applicazione simplice chì implementa funzioni basi di cunfigurazione remota in sistemi basati in Nios II per i dispositi MAX 10 FPGA. L'interfaccia UART inclusa in u Kit di Sviluppu MAX 10 FPGA hè aduprata cù u core IP Altera UART per furnisce a funziunalità di cunfigurazione remota.

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Disegnu di riferimentu Files

Actualizazione di u Sistema Remotu cù MAX 10 FPGA Overview

Cù a funzione di l'aghjurnamentu di u sistema remotu, i miglioramenti è e correzioni di bug per i dispositi FPGA ponu esse fatti remotamente. In un ambiente di sistema integratu, u firmware deve esse aghjurnatu spessu nantu à i varii tipi di protokollu, cum'è UART, Ethernet è I2C. Quandu u sistema integratu include una FPGA, l'aghjurnamenti di firmware ponu include l'aghjurnamenti di l'imaghjini di hardware nantu à a FPGA.
I dispositi MAX10 FPGA furniscenu a capacità di almacenà finu à duie imagine di cunfigurazione chì aumentanu ancu a funzione di aghjurnamentu di u sistema remoto. Una di l'imaghjini serà l'imaghjini di salvezza chì hè caricata se un errore si trova in l'imaghjini attuale.

Abbreviazioni

Tabella 1: Lista di abbreviazioni

Abbreviazione Descrizione
Avalon-MM	Avalon Memory-Mapped
CFM	Memoria flash di cunfigurazione
GUI	Interfaccia d'utilizatore grafica
ICB	Bit di cunfigurazione di inizializazione
MAPPA/.mappa	Mappa di memoria File
Nios II EDS	Supportu Nios II Embedded Design Suite
PFL	Parallel Flash Loader IP core
POF/.pof	Ughjettu di u prugrammatore File

• Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus è Stratix parolle è loghi sò marchi di Intel Corporation o di e so filiali in i Stati Uniti è / o in altri paesi. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii.
• Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.

Prerequisite

Abbreviazione QSPI	Descrizzione Interfaccia periferica seriale quadru
RPD/.rpd	Dati di prugrammazione crudi
SBT	Strumenti di creazione di software
SOF/.sof	Ughjettu SRAM File
UART	Ricevitore / trasmettitore asincronu universale
UFM	Memoria flash d'utilizatore

Prerequisite

• L'applicazione di stu disignu di riferimentu richiede di avè u livellu indicatu di cunniscenza o sperienza in i seguenti settori:
• Cunniscenza di travagliu di i sistemi Nios II è l'arnesi per custruisce. Questi sistemi è strumenti includenu u software Quartus® II, Qsys è Nios II EDS.
• A cunniscenza di i metudiuli è l'arnesi di cunfigurazione Intel FPGA, cum'è a cunfigurazione interna MAX 10 FPGA, a funzione di aghjurnamentu di u sistema remotu è PFL.

Requisiti

• Eccu i requisiti hardware è software per u disignu di riferimentu:
• Kit di sviluppu MAX 10 FPGA
• Quartus II version 15.0 avec Nios II EDS
• Un urdinatore cù un driver UART è interfaccia chì funziona
• Ogni binariu / esadecimale file editore

Disegnu di riferimentu Files

Tabella 2: Disegnu Files Inclusu in u Disegnu di Riferimentu

File Nome Factory_image	Descrizzione • Disegnu di hardware Quartus II file per esse guardatu in CFM0. • L'imaghjini fallback / imaghjini di fabbrica per esse usatu quandu l'errore si trova in u scaricamentu di l'imaghjini di l'applicazione.
app_image_1	• Disegnu di hardware Quartus II file da esse almacenatu in CFM1 è CFM2.(1) • L'imagine appiicazioni iniziale caricate in u dispusitivu.

1. In u modu di cunfigurazione d'imaghjini di cunfigurazione duale, CFM1 è CFM2 sò cumminati à un unicu almacenamentu CFM.

File Nome app_image_2	Descrizzione Conception du matériel Quartus II file chì rimpiazza app_image_2 durante l'aghjurnamentu di u sistema remoto.
Remote_system_upgrade.c	U codice di l'applicazione software Nios II chì agisce cum'è u controller per u disignu di u sistema di aghjurnamentu remoto.
Remote Terminal.exe	• Executable file cù una GUI. • Funziona cum'è u terminal per l'ospite per interagisce cù u kit di sviluppu MAX 10 FPGA. • Mandate dati di prugrammazione attraversu UART. • U codice surghjente per stu terminal hè inclusu.

Tabella 3: Maestru Files Inclusu in u Disegnu di Riferimentu

Pudete aduprà sti maestri files per u disignu di riferimentu senza cumpilà u disignu files.

File Nome   factory_application1.pof factory_application1.rpd	Descrizzione Programmazione Quartus II file chì si compone di l'imaghjini di fabbrica è l'imaghjini di l'applicazione 1, da esse programati in CFM0 è CFM1 è CFM2 rispettivamente à l'iniziale s.tage.
factory_application2.pof factory_application2.rpd	• Prugrammazione Quartus II file chì si compone di l'imaghjini di fabbrica è l'imaghjini di l'applicazione 2. • L'imaghjini di l'applicazione 2 seranu estratti dopu per rimpiazzà l'imaghjini di l'applicazione 1 durante l'aghjurnamentu di u sistema remoto, chjamatu application_ image_2.rpd sottu.
application_image_1.rpd	Dati di prugrammazione crudi Quartus II file chì cuntenenu l'imaghjini di l'applicazione 1 solu.
application_image_2.rpd	Dati di prugrammazione crudi Quartus II file chì cuntene l'imaghjini di l'applicazione 2 solu.
Nios_application.pof	• Prugrammazione file chì si compone di l'applicazione software di prucessore Nios II .hex file solu. • Per esse programatu in flash QSPI esterni.
pfl.sof	• Quartus II .sof chì cuntene PFL. • Prugrammatu in QSPI flash in MAX 10 FPGA Development kit.

Disegnu di Riferimentu Descrizzione Funziunale

Processore Nios II Gen2

• U Processor Nios II Gen2 in u disignu di riferimentu hà e seguenti funzioni:
• Un maestru di bus chì gestisce tutte l'operazioni di l'interfaccia cù u core Altera On-Chip Flash IP, cumprese a lettura, a scrittura è a cancellazione.
• Fornisce un algoritmu in u software per riceve u flussu di bit di prugrammazione da un computer host è attivà a ricunfigurazione attraversu u core IP Dual Configuration.
• Avete bisognu di stabilisce u vettore di resettore di u processatore in cunseguenza. Questu hè per assicurà chì u processatore boote u codice di l'applicazione curretta da u flash UFM o QSPI esternu.
• Nota: Se u codice di l'applicazione Nios II hè grande, Intel ricumanda di guardà u codice di l'applicazione in u flash QSPI esternu. In questu disignu di riferimentu, u vettore di reset hè indicatu à u flash QSPI esternu induve u codice di l'applicazione Nios II hè almacenatu.

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• Tutorial di sviluppu di hardware Nios II Gen2
• Fornisce più infurmazione nantu à u sviluppu di u Processor Nios II Gen2.

Altera On-Chip Flash IP Core

• U core Altera On-Chip Flash IP funziona cum'è una interfaccia per u processatore Nios II per fà una operazione di lettura, scrittura o sguassà à u CFM è UFM. U core Altera On-Chip Flash IP vi permette di accede, sguassate è aghjurnà u CFM cù un novu flussu di bit di cunfigurazione. L'editore di parametri IP Altera On-Chip Flash mostra un intervallu di indirizzu predeterminatu per ogni settore di memoria.

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• Altera On-Chip Flash IP Core
• Fornisce più infurmazione nantu à Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Pudete aduprà u core IP Altera Dual Configuration per accede à u bloccu di l'aghjurnamentu di u sistema remoto in i dispositi MAX 10 FPGA. U core IP Altera Dual Configuration permette di attivà a ricunfigurazione una volta chì a nova maghjina hè stata scaricata.

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• Altera Dual Configuration IP Core
• Fornisce più infurmazione nantu à Altera Dual Configuration IP Core

Altera UART IP Core

• U core IP UART permette a cumunicazione di flussi di caratteri seriali trà un sistema integratu in MAX 10 FPGA è un dispositivu esternu. Cum'è un maestru Avalon-MM, u processatore Nios II cumunicà cù u core IP UART, chì hè un slave Avalon-MM. Sta cumunicazione hè fatta da lettura è scrittura di cuntrollu è registri di dati.
• U core implementa u timing di u protocolu RS-232 è furnisce e seguenti caratteristiche:
• baud rate regolabile, parità, stop, e bit di dati
• signali opzionali di cuntrollu di flussu RTS / CTS

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• UART Core
• Fornisce più infurmazione nantu à UART Core.

Core générique de contrôleur Quad SPI IP

• U core IP Generic Quad SPI Controller funziona cum'è una interfaccia trà MAX 10 FPGA, u flash esternu è u flash QSPI integratu. U core furnisce l'accessu à u flash QSPI attraversu operazioni di lettura, scrittura è sguassate.
  Quandu l'applicazione Nios II si espande cù più struzzioni, u file dimensione di l'hex file generatu da l'applicazione Nios II serà più grande. Al di là di un certu limitu di dimensione, l'UFM ùn hà micca un spaziu abbastanza per almacenà l'hex di l'applicazione file. Per risolve questu, pudete aduprà u flash QSPI esternu dispunibule nantu à u kit di sviluppu MAX 10 FPGA per almacenà l'hex di l'applicazione. file.

U Nios II EDS Software Application Design

• U disignu di riferimentu include u codice di l'applicazione software Nios II chì cuntrolla u disignu di u sistema di aghjurnamentu remota. U codice di l'applicazione software Nios II risponde à u terminal di l'ospite attraversu UART eseguendu istruzioni specifiche.

Aghjurnà l'Immagini di l'Applicazione Remotamente

• Dopu avè trasmessu un flussu di bit di prugrammazione file utilizendu u Terminal Remote, l'applicazione software Nios II hè cuncepita per fà e seguenti:

1. Stabilite u Registru di cuntrollu di u core Altera On-Chip Flash IP per un-protete u settore CFM1 & 2.
2. Eseguite l'operazione di cancellazione di settore nantu à CFM1 è CFM2. U software sonda u registru di statutu di u core Altera On-Chip Flash IP per assicurà chì l'eliminazione successu hè stata cumpletata.
3. Riceve 4 bytes di flussu di bit à volta da stdin. L'input è l'output standard ponu esse aduprati per riceve dati direttamente da u terminal d'ospite è stampate l'output nantu à questu. Tipi di opzioni di input è output standard ponu esse stabiliti attraversu l'Editor BSP in u strumentu Nios II Eclipse Build.
4. Inverte l'ordine di bit per ogni byte.
   • Nota: A causa di a cunfigurazione di Altera On-Chip Flash IP Core, ogni byte di dati deve esse invertitu prima di scrive in CFM.
5. Cumincià à scrive 4 bytes di dati à una volta in CFM1 è CFM2. Stu prucessu cuntinueghja finu à a fine di u flussu di bit di prugrammazione.
6. Sonda u registru di statutu di Altera On-Chip Flash IP per assicurà l'operazione di scrittura successu. Invia un missaghju per indicà chì a trasmissione hè cumpleta.
   • Nota: Se l'operazione di scrittura falla, u terminal fermarà u prucessu di mandatu di flussu di bit è generà un missaghju d'errore.
7. Stabilisce u Registru di cuntrollu per ripruteghje CFM1 è CFM2 per impedisce ogni operazione di scrittura indesiderata.

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• pof Generation through Converting Programming Filefigliolu
• Fornisce infurmazione nantu à a creazione di rpd files durante a prugrammazione cunvertisce files.

Triggering Reconfiguration Remotely

• Dopu avè sceltu l'operazione di ricunfigurazione di trigger in u Terminal Remote host, l'applicazione software Nios II farà ciò chì segue:

1. Riceve u cumandimu da input standard.
2. Cumincià a ricunfigurazione cù e duie operazioni di scrittura seguenti:

• Scrivite 0x03 à l'indirizzu offset di 0x01 in u core IP Dual Configuration. Questa operazione sovrascrive u pin CONFIG_SEL fisicu è stabilisce l'Image 1 cum'è a prossima maghjina di cunfigurazione di boot.
• Scrivite 0x01 à l'indirizzu offset di 0x00 in u core IP Dual Configuration. Questa operazione attiva a ricunfigurazione à l'imaghjini di l'applicazione in CFM1 è CFM2

Prughjettu di cuncepimentu di riferimentu

Generazione di prugrammazione Files

• Avete da generà a seguente prugrammazione files prima di pudè utilizà l'aghjurnamentu di u sistema remoto nantu à u kit di sviluppu MAX 10 FPGA:

Per a prugrammazione QSPI:

• sof-usu u pfl.sof inclusu in u disignu di riferimentu o pudete sceglie di creà un .sof differenti chì cuntene u vostru propiu disignu PFL
• pof - cunfigurazione file generatu da un .hex è programatu in u flash QSPI.
• Per Upgrade di u sistema remoto:
• pof - cunfigurazione file generatu da un .sof è programatu in u lampu internu.
• rpd - cuntene i dati per u flash internu chì include i paràmetri ICB, CFM0, CFM1 è UFM.
• mappa - tene l'indirizzu per ogni settore di memoria di paràmetri ICB, CFM0, CFM1 è UFM.

Generazione files per a prugrammazione QSPI

Per generà u .pof file per a prugrammazione QSPI, fate i seguenti passi:

1. Custruisce u Prughjettu Nios II è genera HEX file.
   • Nota: Consultate AN730: Metodi di avvio di processore Nios II in MAX 10 Dispositivi per infurmazione nantu à a custruzione di u prughjettu Nios II è a generazione HEX file.
2. Nantu à u File menu, cliccate Cunvertite Programmazione Files.
3. Sottu prugrammazione Output file, selezziunà ughjettu Programmer File (.pof) in u prugramma file lista di tippi.
4. In a lista Mode, selezziunate 1-bit Passive Serial.
5. In a lista di i dispositi di cunfigurazione, selezziunate CFI_512Mb.
6. In u File casella di nome, specificate u file nome per a prugrammazione file vulete creà.
7. In l'Input files per cunvertisce a lista, sguassate l'Opzioni è a fila di dati SOF. Cliccate Add Hex Data è una finestra di dialogu Add Hex Data apparisce. In a casella Add Hex Data, selezziunate l'indirizzu assolutu è inserisci u .hex file generatu da Nios II EDS Build Tools.
8. Dopu chì tutti i paràmetri sò stabiliti, cliccate Generate per generà una prugrammazione ligata file.

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AN730: Metodi di avvio di processore Nios II in MAX 10 Dispositivi FPGA
Generazione files per l'upgrade di u sistema remoto

Per generà u .pof, .map è .rpd files per l'aghjurnamentu di u sistema remoto, fate i seguenti passi:

1. Ripristina u Factory_image, application_image_1 è application_image_2, è compilate tutti i trè disinni.
2. Generate dui .pof filesò descritti in a tabella seguente:
   • Nota: Refer .pof Generation through Cunvertite Programming Files per i passi nantu à a generazione di .pof files.
3. Aprite l'app2.rpd cù qualsiasi editore hex.
4. In l'editore esadecimale, selezziunate u bloccu di dati binari basatu annantu à l'offset di iniziu è di fine riferite à u .map. file. L'offset iniziale è finale per u dispusitivu 10M50 hè 0x12000 è 0xB9FFF rispettivamente. Copia stu bloccu in un novu file è salvà in un altru .rpd file. Stu novu .rpd file cuntene solu l'immagine di l'applicazione 2.

pof Generation through Converting Programming Files

Per cunvertisce .sof files à .pof files, seguitate sti passi:

1. Nantu à u File menu, cliccate Cunvertite Programmazione Files.
2. Sottu prugrammazione Output file, selezziunà ughjettu Programmer File (.pof) in u prugramma file lista di tippi.
3. In a lista di Modu, selezziunate Configurazione Interna.
4. In u File casella di nome, specificate u file nome per a prugrammazione file vulete creà.
5. Per generà una Mappa di Memoria File (.map), attivate Create Memory Map File (Genera automaticamente output_file.mappa). U .map cuntene l'indirizzu di u CFM è UFM cù u paràmetru ICB chì avete stabilitu attraversu l'opzione Option / Boot Info.
6.  Per generà un Raw Programming Data (.rpd), attivate Crea dati di cunfigurazione RPD (Generate output_file_auto.rpd).
   Cù l'aiutu di Memory Map File, pudete facilmente identificà i dati per ogni blocu funziunale in u .rpd file. Pudete ancu estrattà i dati flash per strumenti di prugrammazione di terzu o aghjurnà a cunfigurazione o i dati di l'utilizatori attraversu l'Altera On-Chip Flash IP.
7. U .sof pò esse aghjuntu attraversu Input files à cunvertisce lista è vi ponu aghjunghje sin'à dui .sof files.
   • Per u scopu di l'aghjurnamentu di u sistema remotu, pudete mantene a pagina originale 0 dati in u .pof, è rimpiazzà i dati di a pagina 1 cù un novu .sof file. Per fà questu, avete bisognu di aghjunghje u .pof file in pagina 0, allora
     aghjunghje .sof pagina, poi aghjunghje u novu .sof file à
8. Dopu chì tutti i paràmetri sò stabiliti, cliccate Generate per generà una prugrammazione ligata file.

Programmazione di u QSPI

Per programà u codice di l'applicazione Nios II in u flash QSPI, fate i seguenti passi:

1. Nantu à u Kit di Sviluppu MAX 10 FPGA, cambia u MAX10_BYPASSn à 0 per bypassà u dispositivu VTAP (MAX II) integratu.
2. Cunnette u Intel FPGA Download Cable (precedentemente USB Blaster) à u JTAG intestazione.
3. In a finestra di u Programmatore, cliccate nantu à u Hardware Setup è selezziunate USB Blaster.
4. In a lista Mode, selezziunate JTAG.
5. Cliccate u buttone Auto Detect in u pane di manca.
6. Selezziunà u dispusitivu da esse prugrammatu, è cliccate Aggiungi File.
7. Selezziunà u pfl.sof.
8. Cliccate Start per inizià a prugrammazione.
9. Dopu chì a prugrammazione hè successu, senza spegnere u bordu, cliccate nantu à u buttone Auto Detect in u pane di manca di novu. Puderete vede un flash QSPI_512Mb apparsu in a finestra di u programatore.
10. Selezziunà u dispusitivu QSPI, è cliccate Aggiungi File.
11. Selezziunà u .pof file generatu prima da .hex file.
12. Cliccate Start per inizià a prugrammazione di u flash QSPI.

Programmazione di FPGA cù l'Image Iniziale cù JTAG

Avete da programà l'app1.pof in a FPGA cum'è l'imagine iniziale di u dispusitivu. Per programà l'app1.pof in u FPGA, fate i seguenti passi:

1. In a finestra di u Programmatore, cliccate nantu à u Hardware Setup è selezziunate USB Blaster.
2. In a lista Mode, selezziunate JTAG.
3. Cliccate u buttone Auto Detect in u pane di manca.
4. Selezziunà u dispusitivu da esse prugrammatu, è cliccate Aggiungi File.
5. Selezziunà u app1.pof.
6. Cliccate Start per inizià a prugrammazione.

Aghjurnà l'Image è Triggering Reconfiguration usendu UART

Per cunfigurà remotamente u vostru kit di sviluppu MAX10 FPGA, fate i seguenti passi:

1. Nota: Prima di principià, assicuratevi di e seguenti:
   • u pin CONFIG_SEL nantu à u bordu hè pusatu à 0
   • u portu UART di u vostru bordu hè cunnessu à u vostru urdinatore
   • Aprite Remote Terminal.exe è si apre l'interfaccia Remote Terminal.
2. Cliccate Settings è a finestra di i paràmetri di u portu seriale appariscerà.
3. Definite i paràmetri di u terminal remotu per currisponde à i paràmetri UART selezziunati in u core IP UART Quartus II. Dopu chì l'impostazione hè cumpleta, cliccate OK.
4. Pulsà u buttone nCONFIG nantu à u kit di sviluppu o chjave-in 1 in a casella di testu Invia, è dopu cliccate Enter.
   • Una lista di scelta di operazione apparirà nantu à u terminal, cum'è mostra quì sottu:
   • Nota: Per selezziunà una operazione, chjappà u numeru in a casella di testu Invia, è dopu cliccate Enter.
5. Per aghjurnà l'imaghjini di l'applicazione 1 cù l'imaghjini di l'applicazione 2, selezziunate l'operazione 2. Vi sarà dumandatu à inserisce l'indirizzu iniziale è finale di CFM1 è CFM2.
   • Nota: L'indirizzu indicatu in a mappa file include paràmetri ICB, CFM è UFM ma l'Altera On-Chip
   • Flash IP pò accede solu CFM è UFM. Dunque, ci hè un indirizzu offset trà l'indirizzu indicatu in a mappa file e finestra di paràmetru IP Altera On-Chip Flash.
6. Chjave in l'indirizzu basatu annantu à l'indirizzu specificatu da a finestra di paràmetru IP Altera On-Chip Flash.
   • Erase accuminciarà automaticamente dopu avè inseritu l'indirizzu finale.
7. Dopu à sguassà successu, vi sarà dumandatu à entre .rpd prugrammazione file per l'immagine di l'applicazione 2.
   • Per carica l'imaghjini, cliccate InviaFile buttone, è dopu selezziunà u .rpd chì cuntene l'imaghjini di l'applicazione 2 solu è cliccate Open.
   • Nota: Oltre à l'imaghjini di l'applicazione 2, pudete aduprà qualsiasi nova maghjina chì vulete aghjurnà in u dispusitivu.
   • U prucessu d'aghjurnamentu principiarà direttamente è pudete monitorà u prugressu attraversu u terminal. U menù di u funziunamentu vi dumanda Fattu è pudete avà sceglie l'operazione dopu.
8. Per attivà a reconfigurazione, selezziunate l'operazione 4. Pudete osservà u cumpurtamentu LED chì indica l'imaghjini diffirenti caricati in u dispusitivu.

Image	Status LED (attivu bassu)
Image Factory	01010
Image di l'applicazione 1	10101
Image di l'applicazione 2	01110

Storia di Revisione di Documenti

Data	Versione	Cambiamenti
ferraghju 2017	2017.02.21	Rebranded cum'è Intel.
ghjugnu 2015	2015.06.15	Liberazione iniziale.

Documenti / Risorse

Dispositivi intel MAX 10 FPGA Over UART cù u Processor Nios II [pdfGuida di l'utente MAX 10 Dispositivi FPGA Over UART cù u Processor Nios II, MAX 10 Dispositivi FPGA, Over UART cù u Processor Nios II, Over UART, Nios II Processor UART, Nios II, Processor UART

Referenze

• Manuale d'usu