התקני intel MAX 10 FPGA מעל UART עם מעבד Nios II

מידע על המוצר

עיצוב ההתייחסות מספק יישום פשוט המיישם תכונות בסיסיות של תצורה מרחוק במערכות מבוססות Nios II עבור התקני MAX 10 FPGA. ממשק UART הכלול בערכת הפיתוח של MAX 10 FPGA משמש יחד עם ליבת UART IP של Altera כדי לספק את פונקציונליות התצורה המרוחקת. התקני MAX10 FPGA מספקים את היכולת לאחסן עד שתי תמונות תצורה אשר משפרות עוד יותר את תכונת שדרוג המערכת המרוחקת.

סִימָנֵי קִצוּר

נוֹטָרִיקוֹן	תֵאוּר
Avalon-MM	Avalon Memory-Mapped Configuration זיכרון פלאש
CFM	ממשק משתמש גרפי
ICB	ביט תצורת אתחול
MAP/.map	מפת זיכרון File
Nios II EDS	תמיכה ב-Nios II Embedded Design Suite
PFL	ליבת IP של מטעין פלאש מקביל
POF/.pof	אובייקט מתכנת File
QSPI	ממשק היקפי מרובע טורי
RPD/.rpd	נתוני תכנות גולמיים
SBT	כלים לבניית תוכנה
SOF/.sof	אובייקט SRAM File
עֲגָלָה	מקלט/משדר אוניברסלי אסינכרוני
UFM	זיכרון פלאש למשתמש

הוראות שימוש במוצר

תְנַאִי מוּקדָם

היישום של עיצוב התייחסות זה דורש ממך את רמת הידע או הניסיון המצוינים בתחומים הבאים:

דרישות:

להלן דרישות החומרה והתוכנה עבור עיצוב ההתייחסות:

עיצוב עזר Files

File שֵׁם	תֵאוּר
תמונת_מפעל	במצב תצורת תמונות בתצורה כפולה, CFM1 ו-CFM2 משולבים לאחסון CFM אחד.
app_image_1	עיצוב חומרה של Quartus II file שמחליף app_image_2 במהלך שדרוג מערכת מרחוק.
app_image_2	קוד יישום התוכנה של Nios II משמש כבקר עבור עיצוב מערכת השדרוג מרחוק.
Remote_system_upgrade.c
factory_application1.pof	תכנות Quartus II file המורכב מתמונת מפעל ו תמונת אפליקציה 1, לתכנות לתוך CFM0 ו-CFM1 ו-CFM2 בהתאמה בס' הראשונותtage.
factory_application1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

עיצוב ההתייחסות מספק יישום פשוט המיישם תכונות בסיסיות של תצורה מרחוק במערכות מבוססות Nios II עבור התקני MAX 10 FPGA. ממשק UART הכלול בערכת הפיתוח של MAX 10 FPGA משמש יחד עם ליבת UART IP של Altera כדי לספק את פונקציונליות התצורה המרוחקת.

מידע קשור

עיצוב עזר Files

שדרוג מערכת מרחוק עם MAX 10 FPGA Overview

עם תכונת שדרוג המערכת המרוחקת, ניתן לבצע שיפורים ותיקוני באגים עבור התקני FPGA מרחוק. בסביבת מערכת משובצת, יש לעדכן את הקושחה לעתים קרובות על פני סוגי הפרוטוקול השונים, כגון UART, Ethernet ו-I2C. כאשר המערכת המשובצת כוללת FPGA, עדכוני קושחה יכולים לכלול עדכונים של תמונת החומרה ב-FPGA.
התקני MAX10 FPGA מספקים את היכולת לאחסן עד שתי תמונות תצורה אשר משפרות עוד יותר את תכונת שדרוג המערכת המרוחקת. אחת התמונות תהיה תמונת הגיבוי שתיטען אם מתרחשת שגיאה בתמונה הנוכחית.

סִימָנֵי קִצוּר

טבלה 1: רשימת קיצורים

תיאור קיצור
Avalon-MM	Avalon Memory-Mapped
CFM	תצורה של זיכרון פלאש
ממשק משתמש	ממשק משתמש גרפי
ICB	ביט תצורת אתחול
MAP/.map	מפת זיכרון File
Nios II EDS	תמיכה ב-Nios II Embedded Design Suite
PFL	ליבת IP של מטעין פלאש מקביל
POF/.pof	אובייקט מתכנת File

• תאגיד אינטל. כל הזכויות שמורות. מילים וסמלי לוגו של אינטל, הלוגו של אינטל, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus ו- Stratix הם סימנים מסחריים של Intel Corporation או של חברות הבנות שלה בארה"ב ו/או במדינות אחרות. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה לפי המפרט הנוכחי בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים.
• ניתן לתבוע שמות ומותגים אחרים כרכושם של אחרים.

תְנַאִי מוּקדָם

נוֹטָרִיקוֹן QSPI	תֵאוּר ממשק היקפי מרובע טורי
RPD/.rpd	נתוני תכנות גולמיים
SBT	כלים לבניית תוכנה
SOF/.sof	אובייקט SRAM File
UART	מקלט/משדר אוניברסלי אסינכרוני
UFM	זיכרון פלאש למשתמש

תְנַאִי מוּקדָם

• היישום של עיצוב התייחסות זה דורש ממך את רמת הידע או הניסיון המצוינים בתחומים הבאים:
• הכרת מערכות Nios II והכלים לבנייתן. מערכות וכלים אלו כוללים את תוכנת Quartus® II, Qsys ואת ה-Nios II EDS.
• ידע במתודולוגיות וכלים של תצורת Intel FPGA, כגון התצורה הפנימית MAX 10 FPGA, תכונת שדרוג מערכת מרחוק ו-PFL.

דרישות

• להלן דרישות החומרה והתוכנה עבור עיצוב ההתייחסות:
• ערכת פיתוח MAX 10 FPGA
• Quartus II גרסה 15.0 עם Nios II EDS
• מחשב עם מנהל התקן וממשק UART עובדים
• כל בינארי/הקסדצימלי file עוֹרֵך

עיצוב עזר Files

טבלה 2: לְעַצֵב Files כלול ב-Reference Design

File שֵׁם תמונת_מפעל	תֵאוּר • עיצוב חומרה של Quartus II file לאחסון ב-CFM0. • תמונת החלפה/תמונת היצרן לשימוש כאשר השגיאה מתרחשת בהורדת תמונת האפליקציה.
app_image_1	• עיצוב חומרה של Quartus II file לאחסון ב-CFM1 ו-CFM2.(1) • תמונת האפליקציה הראשונית שנטענה במכשיר.

1. במצב תצורת תמונות בתצורה כפולה, CFM1 ו-CFM2 משולבים לאחסון CFM יחיד.

File שֵׁם app_image_2	תֵאוּר עיצוב חומרה של Quartus II file שמחליף את app_image_2 במהלך שדרוג מערכת מרחוק.
שדרוג_מערכת_מרחוק.c	קוד אפליקציית התוכנה Nios II הפועל כבקר עבור עיצוב מערכת השדרוג מרחוק.
Terminal.exe מרוחק	• ניתן להפעלה file עם GUI. • מתפקד כמסוף עבור המארח לאינטראקציה עם ערכת פיתוח MAX 10 FPGA. • שולח נתוני תכנות דרך UART. • קוד המקור למסוף זה כלול.

טבלה 3: מאסטר Files כלול ב-Reference Design

אתה יכול להשתמש במאסטר אלה files עבור עיצוב ההתייחסות מבלי להרכיב את העיצוב files.

File שֵׁם   factory_application1.pof factory_application1.rpd	תֵאוּר תכנות Quartus II file המורכב מתמונת היצרן ותמונת אפליקציה 1, שתתוכנת לתוך CFM0 ו-CFM1 ו-CFM2 בהתאמה בנקודות הראשוניותtage.
factory_application2.pof factory_application2.rpd	• תכנות Quartus II file המורכב מתמונת היצרן ותמונת אפליקציה 2. • תמונת יישום 2 תחולץ מאוחר יותר כדי להחליף את תמונת יישום 1 במהלך שדרוג מערכת מרחוק, בשם application_ image_2.rpd למטה.
application_image_1.rpd	נתוני תכנות גולמיים של Quartus II file המכילים תמונה 1 בלבד.
application_image_2.rpd	נתוני תכנות גולמיים של Quartus II file המכיל תמונה 2 בלבד.
Nios_application.pof	• תכנות file המורכב מיישום תוכנת מעבד Nios II .hex file רַק. • לתכנות במבזק QSPI חיצוני.
pfl.sof	• Quartus II .כך F מכיל PFL. • מתוכנת לתוך פלאש QSPI בערכת פיתוח MAX 10 FPGA.

Reference Design תיאור פונקציונלי

מעבד Nios II Gen2

• למעבד Nios II Gen2 בעיצוב הייחוס יש את הפונקציות הבאות:
• מאסטר אפיק המטפל בכל פעולות הממשק עם ליבת ה-IP של Altera On-Chip Flash כולל קריאה, כתיבה ומחיקה.
• מספק אלגוריתם בתוכנה כדי לקבל את זרם סיביות התכנות ממחשב מארח ולהפעיל קונפיגורציה מחדש דרך ליבת ה-IP של Dual Configuration.
• עליך להגדיר את וקטור האיפוס של המעבד בהתאם. זה כדי להבטיח שהמעבד מאתחל את קוד היישום הנכון מ-UFM או מבזק QSPI חיצוני.
• פֶּתֶק: אם קוד האפליקציה של Nios II גדול, אינטל ממליצה לאחסן את קוד האפליקציה במבזק QSPI החיצוני. בתכנון התייחסות זה, וקטור האיפוס מצביע על מבזק QSPI החיצוני שבו מאוחסן קוד היישום של Nios II.

מידע קשור

• הדרכה לפיתוח חומרה של Nios II Gen2
• מספק מידע נוסף על פיתוח מעבד Nios II Gen2.

Altera On-Chip Flash IP Core

• ליבת Altera On-Chip Flash IP מתפקדת כממשק למעבד ה-Nios II לביצוע פעולת קריאה, כתיבה או מחיקה ל-CFM ול-UFM. ליבת ה-IP של Altera On-Chip Flash מאפשרת לך לגשת, למחוק ולעדכן את ה-CFM עם זרם סיביות חדש של תצורה. עורך הפרמטרים של Altera On-Chip Flash IP מציג טווח כתובות קבוע מראש עבור כל מגזר זיכרון.

מידע קשור

• Altera On-Chip Flash IP Core
• מספק מידע נוסף על Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• אתה יכול להשתמש בליבת ה-IP של Altera Dual Configuration כדי לגשת לבלוק שדרוג המערכת המרוחק במכשירי MAX 10 FPGA. ליבת ה-IP של Altera Dual Configuration מאפשרת לך להפעיל הגדרה מחדש לאחר הורדת התמונה החדשה.

מידע קשור

• Altera Dual Configuration IP Core
• מספק מידע נוסף על Altera Dual Configuration IP Core

Altera UART IP Core

• ליבת UART IP מאפשרת תקשורת של זרמי תווים טוריים בין מערכת משובצת ב-MAX 10 FPGA לבין התקן חיצוני. כמאסטר של Avalon-MM, מעבד Nios II מתקשר עם ליבת UART IP, שהיא עבד Avalon-MM. תקשורת זו נעשית על ידי קריאה וכתיבה של אוגרי בקרה ונתונים.
• הליבה מיישמת את תזמון פרוטוקול RS-232 ומספקת את התכונות הבאות:
• קצב שידור מתכוונן, זוגיות, עצור ונתונים
• אותות בקרת זרימה RTS/CTS אופציונליים

מידע קשור

• ליבת UART
• מספק מידע נוסף על UART Core.

Core IP Generic Quad SPI Controller

• ליבת ה-IP Generic Quad SPI Controller מתפקדת כממשק בין MAX 10 FPGA, הפלאש החיצוני והפלאש QSPI המובנה. הליבה מספקת גישה לפלאש QSPI באמצעות פעולות קריאה, כתיבה ומחיקה.
  כאשר אפליקציית Nios II מתרחבת עם הוראות נוספות, ה file גודל המשושה file שנוצר מיישום Nios II יהיה גדול יותר. מעבר למגבלת גודל מסוימת, ל-UFM לא יהיה מקום מספיק לאחסון hex היישום file. כדי לפתור זאת, אתה יכול להשתמש במבזק QSPI החיצוני הזמין בערכת הפיתוח MAX 10 FPGA כדי לאחסן את hex היישום file.

עיצוב יישומי תוכנה של Nios II EDS

• עיצוב ההתייחסות כולל קוד יישום תוכנת Nios II השולט בתכנון מערכת השדרוג מרחוק. קוד אפליקציית התוכנה Nios II מגיב למסוף המארח באמצעות UART על ידי ביצוע הוראות ספציפיות.

עדכון תמונות אפליקציה מרחוק

• לאחר שהעברת זרם סיביות תכנות file באמצעות המסוף המרוחק, אפליקציית התוכנה Nios II מתוכננת לבצע את הפעולות הבאות:

1. הגדר את Altera On-Chip Flash Control Control Register לבטל את ההגנה על מגזר CFM1 ו-2.
2. בצע פעולת מחיקת מגזר ב-CFM1 ו-CFM2. התוכנה סוקרת את מרשם הסטטוס של ליבת Altera On-Chip Flash IP כדי להבטיח שהמחיקה הושלמה בהצלחה.
3. קבל 4 בתים של זרם סיביות בכל פעם מ-stdin. ניתן להשתמש בקלט ופלט סטנדרטיים כדי לקבל נתונים ישירות מהמסוף המארח ולהדפיס עליו פלט. ניתן להגדיר סוגי קלט ופלט סטנדרטיים דרך עורך BSP בכלי Nios II Eclipse Build.
4. הופך את סדר הסיביות עבור כל בייט.
   • פֶּתֶק: בשל התצורה של Altera On-Chip Flash IP Core, יש להפוך כל בייט של נתונים לפני כתיבתם ל-CFM.
5. התחל לכתוב 4 בתים של נתונים בבת אחת לתוך CFM1 ו- CFM2. תהליך זה נמשך עד לסיום זרם הסיביות של התכנות.
6. סוקר את פנקס המצב של Altera On-Chip Flash IP כדי להבטיח פעולת כתיבה מוצלחת. מציג הודעה המציינת שהשידור הושלם.
   • פֶּתֶק: אם פעולת הכתיבה נכשלת, המסוף יעצור את תהליך שליחת זרם הסיביות ויפיק הודעת שגיאה.
7. מגדיר את מאגר הבקרה להגן מחדש על CFM1 ו-CFM2 כדי למנוע כל פעולת כתיבה לא רצויה.

מידע קשור

• pof Generation באמצעות Convert Programming Files על
• מספק מידע על יצירת rpd files במהלך תכנות המרה files.

הפעלת הגדרה מחדש מרחוק

• לאחר שתבחר בפעולת הפעלה מחדש של תצורה מחדש במסוף המרוחק המארח, יישום התוכנה Nios II יבצע את הפעולות הבאות:

1. קבל את הפקודה מקלט רגיל.
2. התחל את התצורה מחדש עם שתי פעולות הכתיבה הבאות:

• כתוב 0x03 לכתובת ההיסט של 0x01 בליבת ה-IP של Dual Configuration. פעולה זו מחליפה את פין CONFIG_SEL הפיזי ומגדירה תמונה 1 כתמונת תצורת האתחול הבאה.
• כתוב 0x01 לכתובת ההיסט של 0x00 בליבת ה-IP של Dual Configuration. פעולה זו מפעילה הגדרה מחדש לתמונת אפליקציה ב-CFM1 ו-CFM2

הדרכה בנושא עיצוב

הפקת תכנות Files

• עליך ליצור את התכנות הבא fileלפני שניתן יהיה להשתמש בשדרוג המערכת המרוחקת בערכת הפיתוח של MAX 10 FPGA:

עבור תכנות QSPI:

• רך-שימוש ה-pfl.sof הכלול בעיצוב ההתייחסות או שאתה יכול לבחור ליצור .sof אחר המכיל עיצוב PFL משלך
• pof — תצורה file נוצר מ-.hex ומתוכנת לתוך הבזק QSPI.
• עֲבוּר שדרוג מערכת מרחוק:
• pof — תצורה file נוצר מ-.sof ומתוכנת לתוך הפלאש הפנימי.
• rpd - מכיל הנתונים עבור הבזק פנימי הכולל הגדרות ICB, CFM0, CFM1 ו-UFM.
• מפה-מחזיק הכתובת עבור כל מגזר זיכרון של הגדרות ICB, CFM0, CFM1 ו-UFM.

יוצר files עבור תכנות QSPI

כדי ליצור את ה-.pof file עבור תכנות QSPI, בצע את השלבים הבאים:

1. בנה פרויקט Nios II והפק HEX file.
   • פֶּתֶק: עיין ב-AN730: שיטות אתחול מעבד Nios II ב-MAX 10 Devices למידע על בניית פרויקט Nios II ויצירת HEX file.
2. על File בתפריט, לחץ על המר תכנות Files.
3. תחת תכנות פלט file, בחר אובייקט מתכנת File (.pof) בתכנות file רשימת סוגים.
4. ברשימת מצבים, בחר 1-bit Passive Serial.
5. ברשימת התקני תצורה, בחר CFI_512Mb.
6. ב- File תיבת שם, ציין את file שם לתכנות file שאתה רוצה ליצור.
7. בקלט fileכדי להמיר רשימה, הסר את שורת הנתונים Options ו-SOF. לחץ על Add Hex Data ותיבת דו-שיח Add Hex Data תופיע. בתיבה הוסף נתונים Hex, בחר כתובת מוחלטת והכנס את ה-.hex file נוצר מ-Nios II EDS Build Tools.
8. לאחר הגדרת כל ההגדרות, לחץ על צור כדי ליצור תכנות קשור file.

מידע קשור

AN730: שיטות אתחול מעבד Nios II ב-MAX 10 התקני FPGA
יוצר files עבור שדרוג מערכת מרחוק

כדי ליצור את ה-.pof, .map ו-.rpd fileעבור שדרוג מערכת מרחוק, בצע את השלבים הבאים:

1. שחזר את תמונת Factory_image, application_image_1 ו- application_image_2, והרכב את כל שלושת העיצובים.
2. צור שני .pof fileמתואר בטבלה הבאה:
   • פֶּתֶק: עיין ב-.pof Generation דרך Convert Programming Files עבור השלבים ליצירת .pof files.
3. פתח את app2.rpd באמצעות כל עורך hex.
4. בעורך הhex, בחר את בלוק הנתונים הבינאריים על סמך היסט ההתחלה והסוף על ידי הפניה ל-.map file. קיזוז ההתחלה והסוף עבור מכשיר ה-10M50 הוא 0x12000 ו-0xB9FFF בהתאמה. העתק בלוק זה לבלוק חדש file ושמור אותו ב-rpd אחר file. rpd החדש הזה file מכיל תמונה 2 בלבד.

pof Generation באמצעות Convert Programming Files

כדי להמיר את .sof files ל-.pof files, בצע את השלבים הבאים:

1. על File בתפריט, לחץ על המר תכנות Files.
2. תחת תכנות פלט file, בחר אובייקט מתכנת File (.pof) בתכנות file רשימת סוגים.
3. ברשימת מצבים, בחר תצורה פנימית.
4. ב- File תיבת שם, ציין את file שם לתכנות file שאתה רוצה ליצור.
5. כדי ליצור מפת זיכרון File (.map), הפעל את Create Memory Map File (יצירה אוטומטית של פלט_file.מַפָּה). מפת ה-. מכילה את הכתובת של ה-CFM וה-UFM עם הגדרת ה-ICB שהגדרת דרך האפשרות Option/Boot Info.
6.  כדי ליצור נתוני תכנות גולמיים (.rpd), הפעל את יצירת נתוני תצורה RPD (צור פלט_file_auto.rpd).
   בעזרת מפת זיכרון File, אתה יכול לזהות בקלות את הנתונים עבור כל בלוק פונקציונלי ב-.rpd file. אתה יכול גם לחלץ את נתוני הפלאש עבור כלי תכנות של צד שלישי או לעדכן את התצורה או נתוני המשתמש באמצעות ה-IP של Altera On-Chip Flash.
7. ניתן להוסיף את ה-.sof דרך Input files כדי להמיר רשימה ואתה יכול להוסיף עד שני .sof files.
   • למטרות שדרוג מערכת מרחוק, תוכל לשמור את נתוני עמוד 0 המקוריים ב-.pof, ולהחליף את נתוני עמוד 1 ב-.sof חדשים. file. כדי לבצע זאת, עליך להוסיף את ה-.pof file בעמוד 0, אם כן
     הוסף דף .sof ולאחר מכן הוסף את הדף החדש .sof file אֶל
8. לאחר הגדרת כל ההגדרות, לחץ על צור כדי ליצור תכנות קשור file.

תכנות ה-QSPI

כדי לתכנת את קוד היישום של Nios II לתוך מבזק QSPI, בצע את השלבים הבאים:

1. בערכת הפיתוח של MAX 10 FPGA, העבר את ה-MAX10_BYPASSn ל-0 כדי לעקוף את התקן VTAP (MAX II) המובנה.
2. חבר את כבל ההורדה של Intel FPGA (לשעבר USB Blaster) ל-JTAG כּוֹתֶרֶת.
3. בחלון המתכנת, לחץ על הגדרת חומרה ובחר USB Blaster.
4. ברשימת המצבים, בחר JTAG.
5. לחץ על כפתור זיהוי אוטומטי בחלונית השמאלית.
6. בחר את ההתקן שיש לתכנת ולחץ על הוסף File.
7. בחר את pfl.sof.
8. לחץ על התחל כדי להתחיל בתכנות.
9. לאחר שהתכנות הצליח, מבלי לכבות את הלוח, לחץ שוב על כפתור זיהוי אוטומטי בחלונית השמאלית. תראה פלאש QSPI_512Mb מופיע בחלון המתכנת.
10. בחר את התקן QSPI ולחץ על הוסף File.
11. בחר את ה-.pof file נוצר בעבר מ-‎.hex file.
12. לחץ על התחל כדי להתחיל לתכנת את ההבזק QSPI.

תכנות ה-FPGA עם תמונה ראשונית באמצעות JTAG

עליך לתכנת את ה-app1.pof לתוך ה-FPGA כתמונה הראשונית של המכשיר. כדי לתכנת את ה-app1.pof ל-FPGA, בצע את השלבים הבאים:

1. בחלון המתכנת, לחץ על הגדרת חומרה ובחר USB Blaster.
2. ברשימת המצבים, בחר JTAG.
3. לחץ על כפתור זיהוי אוטומטי בחלונית השמאלית.
4. בחר את ההתקן שיש לתכנת ולחץ על הוסף File.
5. בחר את האפליקציה1.pof.
6. לחץ על התחל כדי להתחיל בתכנות.

עדכון תמונה והפעלת תצורה מחדש באמצעות UART

כדי להגדיר מרחוק את ערכת הפיתוח של MAX10 FPGA, בצע את השלבים הבאים:

1. פֶּתֶק: לפני שתתחיל, ודא את הדברים הבאים:
   • פין CONFIG_SEL בלוח מוגדר ל-0
   • יציאת UART של הלוח שלך מחוברת למחשב שלך
   • פתח את Remote Terminal.exe וממשק המסוף המרוחק ייפתח.
2. לחץ על הגדרות וחלון הגדרות יציאה טורית יופיע.
3. הגדר את הפרמטרים של המסוף המרוחק כך שיתאימו להגדרות UART שנבחרו בליבת Quartus II UART IP. לאחר השלמת ההגדרה, לחץ על אישור.
4. לחץ על הלחצן nCONFIG בערכת הפיתוח או הכנס 1 בתיבת הטקסט שליחה ולאחר מכן הקש על Enter.
   • רשימה של אפשרויות פעולות תופיע בטרמינל, כפי שמוצג להלן:
   • פֶּתֶק: כדי לבחור פעולה, הקש את המספר בתיבת הטקסט שלח ולאחר מכן הקש על Enter.
5. כדי לעדכן את תמונת האפליקציה 1 עם תמונת האפליקציה 2, בחר בפעולה 2. תתבקש להכניס את כתובת ההתחלה והסיום של CFM1 ו-CFM2.
   • פֶּתֶק: הכתובת המוצגת במפה file כולל הגדרות ICB, CFM ו-UFM אבל את Altera On-Chip
   • Flash IP יכול לגשת ל-CFM ו-UFM בלבד. לפיכך, יש קיזוז כתובת בין הכתובת המוצגת במפה file וחלון פרמטר IP של Altera On-Chip Flash.
6. הקש את הכתובת בהתבסס על הכתובת שצוינה בחלון פרמטר ה-IP של Altera On-Chip Flash.
   • המחיקה תתחיל אוטומטית לאחר שתזין את כתובת הסיום.
7. לאחר שהמחיקה הצליחה, תתבקש להיכנס לתכנות rpd file עבור תמונה 2 של יישום.
   • כדי להעלות תמונה, לחץ על שלחFile לחצן, ולאחר מכן בחר את ה-rpd המכיל את תמונת היישום 2 בלבד ולחץ על פתח.
   • פֶּתֶק: מלבד תמונת אפליקציה 2, אתה יכול להשתמש בכל תמונה חדשה שתרצה לעדכן למכשיר.
   • תהליך העדכון יתחיל ישירות ותוכל לעקוב אחר ההתקדמות דרך הטרמינל. תפריט התפעול ינחה אותך בסיום וכעת תוכל לבחור את הפעולה הבאה.
8. כדי להפעיל הגדרה מחדש, בחר בפעולה 4. אתה יכול לראות את התנהגות ה-LED המציינת את התמונה השונה שהוטענה למכשיר.

תְמוּנָה	מצב LED (נמוך פעיל)
תמונת מפעל	01010
תמונת אפליקציה 1	10101
תמונת אפליקציה 2	01110

היסטוריית תיקונים של מסמכים

תַאֲרִיך	גִרְסָה	שינויים
פברואר 2017	2017.02.21	מותג מחדש כאינטל.
יוני 2015	2015.06.15	שחרור ראשוני.

מסמכים / משאבים

התקני intel MAX 10 FPGA מעל UART עם מעבד Nios II [pdfמדריך למשתמש MAX 10 FPGA Devices Over UART עם מעבד Nios II, MAX 10 FPGA Devices, Over UART עם מעבד Nios II, Over UART, Nios II Processor UART, Nios II, Processor UART

הפניות

• מדריך למשתמש