أجهزة Intel MAX 10 FPGA عبر UART مع معالج Nios II

معلومات المنتج

يوفر التصميم المرجعي تطبيقًا بسيطًا ينفذ ميزات التكوين عن بعد الأساسية في الأنظمة المستندة إلى Nios II لأجهزة MAX 10 FPGA. يتم استخدام واجهة UART المضمنة في مجموعة تطوير MAX 10 FPGA مع قلب Altera UART IP لتوفير وظيفة التكوين عن بعد. توفر أجهزة MAX10 FPGA القدرة على تخزين ما يصل إلى صورتين للتكوين مما يعزز ميزة ترقية النظام عن بعد.

الاختصارات

تعليمات استخدام المنتج

متطلب أساسي

يتطلب تطبيق هذا التصميم المرجعي أن يكون لديك المستوى المشار إليه من المعرفة أو الخبرة في المجالات التالية:

متطلبات:

فيما يلي متطلبات الأجهزة والبرامج للتصميم المرجعي:

التصميم المرجعي Files

يوفر التصميم المرجعي تطبيقًا بسيطًا ينفذ ميزات التكوين عن بعد الأساسية في الأنظمة المستندة إلى Nios II لأجهزة MAX 10 FPGA. يتم استخدام واجهة UART المضمنة في مجموعة تطوير MAX 10 FPGA مع قلب Altera UART IP لتوفير وظيفة التكوين عن بعد.

معلومات ذات صلة

التصميم المرجعي Files

ترقية النظام عن بعد مع MAX 10 FPGA Overview

مع ميزة ترقية النظام عن بعد، يمكن إجراء التحسينات وإصلاحات الأخطاء لأجهزة FPGA عن بعد. في بيئة النظام المضمنة، يجب تحديث البرامج الثابتة بشكل متكرر عبر أنواع مختلفة من البروتوكول، مثل UART وEthernet وI2C. عندما يتضمن النظام المضمن FPGA، يمكن أن تتضمن تحديثات البرامج الثابتة تحديثات لصورة الجهاز على FPGA.
توفر أجهزة MAX10 FPGA القدرة على تخزين ما يصل إلى صورتين للتكوين مما يعزز ميزة ترقية النظام عن بعد. ستكون إحدى الصور هي الصورة الاحتياطية التي يتم تحميلها في حالة حدوث خطأ في الصورة الحالية.

الاختصارات

الجدول 1: قائمة المختصرات

• شركة إنتل. كل الحقوق محفوظة. تعد كلمات وشعارات Intel وشعار Intel و Altera و Arria و Cyclone و Enpirion و MAX و Nios و Quartus و Stratix علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها في الولايات المتحدة و / أو البلدان الأخرى. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات.
• يمكن المطالبة بأسماء وعلامات تجارية أخرى باعتبارها ملكًا للآخرين.

متطلب أساسي

متطلب أساسي

• يتطلب تطبيق هذا التصميم المرجعي أن يكون لديك المستوى المشار إليه من المعرفة أو الخبرة في المجالات التالية:
• معرفة عملية بأنظمة Nios II والأدوات اللازمة لبنائها. تتضمن هذه الأنظمة والأدوات برنامج Quartus® II وQsys وNios II EDS.
• معرفة منهجيات وأدوات تكوين Intel FPGA، مثل التكوين الداخلي MAX 10 FPGA وميزة ترقية النظام عن بعد وPFL.

متطلبات

• فيما يلي متطلبات الأجهزة والبرامج للتصميم المرجعي:
• مجموعة تطوير MAX 10 FPGA
• Quartus II الإصدار 15.0 مع Nios II EDS
• جهاز كمبيوتر مزود ببرنامج تشغيل UART وواجهة
• أي ثنائي / سداسي عشري file محرر

التصميم المرجعي Files

الجدول 2: تصميم Fileمضمن في التصميم المرجعي

1. في وضع تكوين صور التكوين المزدوج، يتم دمج CFM1 وCFM2 في وحدة تخزين CFM واحدة.

الجدول 3: ماجستير Fileمضمن في التصميم المرجعي

يمكنك استخدام هذه الماجستير fileللتصميم المرجعي دون تجميع التصميم files.

الوصف الوظيفي للتصميم المرجعي

معالج نيوس II Gen2

• يتمتع معالج Nios II Gen2 في التصميم المرجعي بالوظائف التالية:
• ناقل رئيسي يتعامل مع جميع عمليات الواجهة باستخدام قلب Altera On-Chip Flash IP بما في ذلك القراءة والكتابة والمسح.
• يوفر خوارزمية في البرنامج لتلقي تدفق بتات البرمجة من كمبيوتر مضيف وتشغيل إعادة التكوين من خلال قلب IP للتكوين المزدوج.
• تحتاج إلى ضبط ناقل إعادة تعيين المعالج وفقًا لذلك. وذلك لضمان قيام المعالج بتشغيل رمز التطبيق الصحيح من UFM أو فلاش QSPI الخارجي.
• ملحوظة: إذا كان رمز تطبيق Nios II كبيرًا، توصي Intel بتخزين رمز التطبيق في فلاش QSPI الخارجي. في هذا التصميم المرجعي، يشير متجه إعادة التعيين إلى فلاش QSPI الخارجي حيث يتم تخزين رمز تطبيق Nios II.

معلومات ذات صلة

• البرنامج التعليمي لتطوير الأجهزة Nios II Gen2
• يوفر المزيد من المعلومات حول تطوير معالج Nios II Gen2.

ألتيرا على رقاقة فلاش IP الأساسية

• يعمل قلب Altera On-Chip Flash IP كواجهة لمعالج Nios II لإجراء عملية القراءة أو الكتابة أو المسح إلى CFM وUFM. يتيح لك Altera On-Chip Flash IP الأساسي إمكانية الوصول إلى CFM ومسحه وتحديثه باستخدام دفق بت التكوين الجديد. يُظهر محرر معلمات Altera On-Chip Flash IP نطاق عناوين محدد مسبقًا لكل قطاع ذاكرة.

معلومات ذات صلة

• ألتيرا على رقاقة فلاش IP الأساسية
• يوفر المزيد من المعلومات حول Altera On-Chip Flash IP Core.

ألتيرا التكوين المزدوج IP الأساسية

• يمكنك استخدام Altera Dual Configuration IP للوصول إلى كتلة ترقية النظام عن بعد في أجهزة MAX 10 FPGA. يسمح لك Altera Dual Configuration IP core ببدء إعادة التكوين بمجرد تنزيل الصورة الجديدة.

معلومات ذات صلة

• ألتيرا التكوين المزدوج IP الأساسية
• يوفر المزيد من المعلومات حول Altera Dual Configuration IP Core

ألتيرا UART IP الأساسية

• يسمح UART IP core بالاتصال بتدفقات الأحرف التسلسلية بين نظام مضمن في MAX 10 FPGA وجهاز خارجي. باعتباره معالج Avalon-MM الرئيسي، يتواصل معالج Nios II مع نواة UART IP، وهو تابع لـ Avalon-MM. يتم هذا الاتصال عن طريق التحكم في القراءة والكتابة وسجلات البيانات.
• ينفذ النواة توقيت بروتوكول RS-232 ويوفر الميزات التالية:
• معدل الباود القابل للتعديل، والتكافؤ، والتوقف، وبتات البيانات
• إشارات التحكم في التدفق RTS/CTS الاختيارية

معلومات ذات صلة

• UART الأساسية
• يوفر المزيد من المعلومات حول UART Core.

وحدة تحكم IP رباعية SPI عامة

• يعمل قلب IP لوحدة التحكم Quad SPI العامة كواجهة بين MAX 10 FPGA والفلاش الخارجي وفلاش QSPI الموجود على اللوحة. يوفر المركز إمكانية الوصول إلى فلاش QSPI من خلال عمليات القراءة والكتابة والمسح.
  عندما يتم توسيع تطبيق Nios II بمزيد من التعليمات، فإن file حجم السداسي file سيكون الناتج من تطبيق Nios II أكبر. بعد تجاوز حد معين للحجم، لن يكون لدى UFM مساحة كافية لتخزين التطبيق السداسي file. لحل هذه المشكلة، يمكنك استخدام فلاش QSPI الخارجي المتوفر في مجموعة تطوير MAX 10 FPGA لتخزين التطبيق السداسي file.

تصميم تطبيق برنامج Nios II EDS

• يتضمن التصميم المرجعي رمز تطبيق برنامج Nios II الذي يتحكم في تصميم نظام الترقية عن بعد. يستجيب رمز تطبيق برنامج Nios II للمحطة المضيفة من خلال UART عن طريق تنفيذ تعليمات محددة.

تحديث صور التطبيق عن بعد

• بعد أن قمت بإرسال دفق بت البرمجة file باستخدام Remote Terminal، تم تصميم تطبيق برنامج Nios II للقيام بما يلي:

1. قم بتعيين سجل التحكم الأساسي Altera On-Chip Flash IP لإلغاء حماية قطاع CFM1 و2.
2. إجراء عملية مسح القطاع على CFM1 وCFM2. يقوم البرنامج باستقصاء سجل الحالة الخاص بنواة Altera On-Chip Flash IP لضمان اكتمال المسح الناجح.
3. تلقي 4 بايت من دفق البت في المرة الواحدة من stdin. يمكن استخدام المدخلات والمخرجات القياسية لتلقي البيانات مباشرة من الجهاز الطرفي المضيف وطباعة المخرجات عليها. يمكن تعيين أنواع خيارات الإدخال والإخراج القياسية من خلال محرر BSP في أداة Nios II Eclipse Build.
4. يعكس ترتيب البت لكل بايت.
   • ملحوظة: نظرًا لتكوين Altera On-Chip Flash IP Core، يجب عكس كل بايت من البيانات قبل كتابتها في CFM.
5. ابدأ في كتابة 4 بايت من البيانات في وقت واحد إلى CFM1 وCFM2. تستمر هذه العملية حتى نهاية دفق بت البرمجة.
6. يستقصي سجل حالة Altera On-Chip Flash IP لضمان نجاح عملية الكتابة. يطالب برسالة للإشارة إلى اكتمال الإرسال.
   • ملحوظة: إذا فشلت عملية الكتابة، فسوف يقوم الجهاز بإيقاف عملية إرسال تدفق البتات وإنشاء رسالة خطأ.
7. يضبط سجل التحكم لإعادة حماية CFM1 وCFM2 لمنع أي عملية كتابة غير مرغوب فيها.

معلومات ذات صلة

• توليد pof من خلال تحويل البرمجة Fileس على
• يوفر معلومات حول إنشاء rpd fileأثناء تحويل البرمجة files.

تفعيل إعادة التكوين عن بعد

• بعد تحديد تشغيل عملية إعادة التكوين في الجهاز الطرفي البعيد المضيف، سيقوم تطبيق برنامج Nios II بما يلي:

1. تلقي الأمر من الإدخال القياسي.
2. ابدأ عملية إعادة التكوين من خلال عمليتي الكتابة التاليتين:

• اكتب 0x03 إلى عنوان الإزاحة 0x01 في قلب IP للتكوين المزدوج. تقوم هذه العملية بالكتابة فوق طرف CONFIG_SEL الفعلي وتعيين الصورة 1 كصورة تكوين التمهيد التالية.
• اكتب 0x01 إلى عنوان الإزاحة 0x00 في قلب IP للتكوين المزدوج. تؤدي هذه العملية إلى إعادة التكوين لصورة التطبيق في CFM1 وCFM2

إرشادات التصميم المرجعي

توليد البرمجة Files

• يجب عليك إنشاء البرمجة التالية fileقبل أن تتمكن من استخدام ترقية النظام عن بعد في مجموعة تطوير MAX 10 FPGA:

لبرمجة QSPI:

• سوف - استخدام pfl.sof المضمن في التصميم المرجعي أو يمكنك اختيار إنشاء .sof مختلف يحتوي على تصميم PFL الخاص بك
• بوف - التكوين file تم إنشاؤها من .hex وبرمجتها في فلاش QSPI.
• ل ترقية النظام عن بعد:
• بوف - التكوين file تم إنشاؤها من .sof وبرمجتها في الفلاش الداخلي.
• rpd - يحتوي على بيانات الفلاش الداخلي والتي تتضمن إعدادات ICB وCFM0 وCFM1 وUFM.
• خريطة - يحمل عنوان كل قطاع ذاكرة في إعدادات ICB، وCFM0، وCFM1، وUFM.

توليد fileلبرمجة QSPI

لإنشاء .pof file بالنسبة لبرمجة QSPI، قم بالخطوات التالية:

1. قم ببناء مشروع Nios II وقم بإنشاء HEX file.
   • ملحوظة: راجع AN730: طرق تشغيل معالج Nios II في 10 أجهزة كحد أقصى للحصول على معلومات حول إنشاء مشروع Nios II وإنشاء HEX file.
2. على File القائمة، انقر فوق تحويل البرمجة Files.
3. ضمن برمجة الإخراج file، حدد كائن مبرمج File (.pof) في البرمجة file قائمة النوع.
4. في قائمة الوضع، حدد 1-بت Passive Serial.
5. في قائمة جهاز التكوين، حدد CFI_512Mb.
6. في File في مربع الاسم، حدد file اسم للبرمجة file تريد إنشاء.
7. في الإدخال fileلتحويل القائمة، قم بإزالة صف بيانات الخيارات وSOF. انقر فوق Add Hex Data وسيظهر مربع حوار Add Hex Data. في المربع إضافة بيانات سداسية عشرية، حدد العنونة المطلقة وأدخل .hex file تم إنشاؤها من أدوات بناء Nios II EDS.
8. بعد ضبط كافة الإعدادات، انقر فوق "إنشاء" لإنشاء البرمجة ذات الصلة file.

معلومات ذات صلة

AN730: طرق تشغيل المعالج Nios II في 10 أجهزة FPGA كحد أقصى
توليد fileترقية النظام عن بعد

لإنشاء .pof و.map و.rpd fileلترقية النظام عن بعد، قم بالخطوات التالية:

1. قم باستعادة Factory_image وapplication_image_1 وapplication_image_2، وقم بتجميع التصميمات الثلاثة جميعها.
2. توليد اثنين .pof fileموصوفة في الجدول التالي:
   • ملحوظة: راجع إنشاء .pof من خلال تحويل البرمجة Files للحصول على خطوات إنشاء .pof files.
3. افتح app2.rpd باستخدام أي محرر سداسي عشري.
4. في المحرر السداسي، حدد كتلة البيانات الثنائية استنادًا إلى إزاحة البداية والنهاية من خلال الإشارة إلى .map file. إزاحة البداية والنهاية لجهاز 10M50 هي 0x12000 و0xB9FFF على التوالي. انسخ هذه الكتلة إلى ملف جديد file وحفظه في ملف .rpd مختلف file. هذا .rpd الجديد file يحتوي التطبيق على صورة 2 فقط.

توليد pof من خلال تحويل البرمجة Files

لتحويل .sof fileق إلى .pof fileق ، اتبع هذه الخطوات:

1. على File القائمة، انقر فوق تحويل البرمجة Files.
2. ضمن برمجة الإخراج file، حدد كائن مبرمج File (.pof) في البرمجة file قائمة النوع.
3. في قائمة الوضع، حدد التكوين الداخلي.
4. في File في مربع الاسم، حدد file اسم للبرمجة file تريد إنشاء.
5. لإنشاء خريطة الذاكرة File (.map)، قم بتشغيل إنشاء خريطة الذاكرة File (إنشاء تلقائي للمخرجات_file.خريطة). يحتوي ملف .map على عنوان CFM وUFM مع إعداد ICB الذي قمت بتعيينه من خلال خيار Option/Boot Info.
6.  لإنشاء بيانات برمجة أولية (.rpd)، قم بتشغيل إنشاء بيانات التكوين RPD (إنشاء مخرجات_file_auto.rpd).
   بمساعدة خريطة الذاكرة File، يمكنك بسهولة تحديد البيانات الخاصة بكل كتلة وظيفية في ملف .rpd file. يمكنك أيضًا استخراج بيانات الفلاش لأدوات برمجة الطرف الثالث أو تحديث التكوين أو بيانات المستخدم من خلال Altera On-Chip Flash IP.
7. يمكن إضافة .sof من خلال الإدخال fileق لتحويل القائمة ويمكنك إضافة ما يصل إلى اثنين .sof files.
   • لأغراض ترقية النظام عن بعد، يمكنك الاحتفاظ ببيانات الصفحة 0 الأصلية في ملف .pof، واستبدال بيانات الصفحة 1 ببيانات .sof الجديدة file. للقيام بذلك، تحتاج إلى إضافة .pof file في الصفحة 0، ثم
     قم بإضافة صفحة .sof، ثم قم بإضافة .sof الجديد file ل
8. بعد ضبط كافة الإعدادات، انقر فوق "إنشاء" لإنشاء البرمجة ذات الصلة file.

برمجة QSPI

لبرمجة رمز تطبيق Nios II في فلاش QSPI، قم بتنفيذ الخطوات التالية:

1. في مجموعة تطوير MAX 10 FPGA، قم بتبديل MAX10_BYPASSn إلى 0 لتجاوز جهاز VTAP (MAX II) الموجود على اللوحة.
2. قم بتوصيل كبل تنزيل Intel FPGA (المعروف سابقًا باسم USB Blaster) بمنفذ JTAG رأس الصفحة.
3. في نافذة Programmer، انقر فوق Hardware Setup وحدد USB Blaster.
4. في قائمة الوضع، حدد JTAG.
5. انقر فوق زر الكشف التلقائي في الجزء الأيمن.
6. حدد الجهاز المراد برمجته، ثم انقر فوق "إضافة". File.
7. حدد pfl.sof.
8. انقر فوق ابدأ لبدء البرمجة.
9. بعد نجاح البرمجة، دون إيقاف تشغيل اللوحة، انقر فوق زر الكشف التلقائي في الجزء الأيسر مرة أخرى. ستشاهد ظهور فلاش QSPI_512Mb في نافذة المبرمج.
10. حدد جهاز QSPI، وانقر فوق "إضافة". File.
11. حدد .pof file تم إنشاؤها مسبقًا من .hex file.
12. انقر فوق "ابدأ" لبدء برمجة فلاش QSPI.

برمجة FPGA مع الصورة الأولية باستخدام JTAG

يجب عليك برمجة app1.pof في FPGA كصورة أولية للجهاز. لبرمجة app1.pof في FPGA، قم بتنفيذ الخطوات التالية:

1. في نافذة Programmer، انقر فوق Hardware Setup وحدد USB Blaster.
2. في قائمة الوضع، حدد JTAG.
3. انقر فوق زر الكشف التلقائي في الجزء الأيمن.
4. حدد الجهاز المراد برمجته، ثم انقر فوق "إضافة". File.
5. حدد التطبيق1.pof.
6. انقر فوق ابدأ لبدء البرمجة.

تحديث الصورة وتفعيل إعادة التكوين باستخدام UART

لتكوين مجموعة تطوير MAX10 FPGA عن بعد، قم بتنفيذ الخطوات التالية:

1. ملحوظة: قبل البدء تأكد مما يلي:
   • تم ضبط دبوس CONFIG_SEL الموجود على اللوحة على 0
   • منفذ UART الخاص باللوحة متصل بجهاز الكمبيوتر الخاص بك
   • افتح Remote Terminal.exe وستفتح واجهة Remote Terminal.
2. انقر فوق الإعدادات وستظهر نافذة إعدادات المنفذ التسلسلي.
3. قم بتعيين معلمات الجهاز البعيد لتتوافق مع إعدادات UART المحددة في Quartus II UART IP core. بعد اكتمال الإعداد، انقر فوق "موافق".
4. اضغط على زر nCONFIG الموجود في مجموعة أدوات التطوير أو أدخل 1 في مربع النص "إرسال"، ثم اضغط على Enter.
   • ستظهر قائمة اختيارات العملية على الجهاز، كما هو موضح أدناه:
   • ملحوظة: لتحديد عملية، أدخل الرقم الموجود في مربع النص "إرسال"، ثم اضغط على "إدخال".
5. لتحديث صورة التطبيق 1 مع صورة التطبيق 2، حدد العملية 2. سيُطلب منك إدخال عنوان البداية والنهاية لـ CFM1 وCFM2.
   • ملحوظة: العنوان الموضح في الخريطة file يتضمن إعدادات ICB وCFM وUFM ولكن Altera On-Chip
   • يمكن لـ Flash IP الوصول إلى CFM وUFM فقط. وبالتالي، هناك إزاحة عنوان بين العنوان الموضح في الخريطة file ونافذة معلمة Altera On-Chip Flash IP.
6. أدخل العنوان بناءً على العنوان المحدد في نافذة معلمة Altera On-Chip Flash IP.
   • ستبدأ عملية المسح تلقائيًا بعد إدخال عنوان النهاية.
7. بعد نجاح المسح، سيُطلب منك إدخال البرمجة .rpd file لصورة التطبيق 2
   • لتحميل الصورة، انقر فوق إرسالFile ثم حدد ملف .rpd الذي يحتوي على صورة التطبيق 2 فقط وانقر فوق فتح.
   • ملحوظة: بخلاف صورة التطبيق 2، يمكنك استخدام أي صورة جديدة ترغب في تحديثها في الجهاز.
   • ستبدأ عملية التحديث مباشرة ويمكنك مراقبة التقدم من خلال الجهاز. ستطالبك قائمة التشغيل بـ "تم" ويمكنك الآن اختيار العملية التالية.
8. لبدء إعادة التكوين، حدد العملية 4. يمكنك ملاحظة سلوك LED الذي يشير إلى الصورة المختلفة التي تم تحميلها في الجهاز.

سجل مراجعة الوثيقة

المستندات / الموارد

أجهزة Intel MAX 10 FPGA عبر UART مع معالج Nios II [بي دي اف] دليل المستخدم 10 أجهزة FPGA بحد أقصى فوق UART مع معالج Nios II، 10 أجهزة FPGA بحد أقصى، فوق UART مع معالج Nios II، فوق UART، معالج Nios II UART، Nios II، المعالج UART

مراجع

• دليل المستخدم