Dispozitive FPGA intel MAX 10 prin UART cu procesor Nios II

Informații despre produs

Designul de referință oferă o aplicație simplă care implementează caracteristici de bază de configurare la distanță în sistemele bazate pe Nios II pentru dispozitivele MAX 10 FPGA. Interfața UART inclusă în kitul de dezvoltare MAX 10 FPGA este utilizată împreună cu nucleul IP Altera UART pentru a oferi funcționalitatea de configurare la distanță. Dispozitivele MAX10 FPGA oferă capacitatea de a stoca până la două imagini de configurare care îmbunătățesc și mai mult caracteristica de actualizare a sistemului de la distanță.

Abrevieri

Abreviere	Descriere
Avalon-MM	Avalon Memory-Mapped Configuration Memorie flash
CFM	Interfață grafică cu utilizatorul
ICB	Bit de configurare de inițializare
HARTĂ/.hartă	Harta memoriei File
Nios II EDS	Suport pentru Nios II Embedded Design Suite
PFL	Nucleu IP Parallel Flash Loader
POF/.pof	Obiect programator File
QSPI	Interfață periferică serială cvadră
RPD/.rpd	Date brute de programare
SBT	Instrumente de creare a software-ului
SOF/.sof	Obiect SRAM File
CART	Receptor/transmițător asincron universal
UFM	Memorie flash utilizator

Instrucțiuni de utilizare a produsului

Condiție prealabilă

Aplicarea acestui design de referință necesită să aveți nivelul indicat de cunoștințe sau experiență în următoarele domenii:

Cerințe:

Următoarele sunt cerințele hardware și software pentru proiectarea de referință:

Design de referință Files

File Nume	Descriere
Imagine_fabrică	În modul de configurare a imaginilor cu configurație duală, CFM1 și CFM2 sunt combinate într-un singur stocare CFM.
app_image_1	Design hardware Quartus II file care înlocuiește app_image_2 în timpul unei actualizări de sistem de la distanță.
app_image_2	Codul aplicației software Nios II acționează ca controler pentru proiectarea sistemului de upgrade de la distanță.
Remote_system_upgrade.c
factory_application1.pof	Programare Quartus II file care constă din imagine de fabrică și imaginea aplicației 1, care urmează să fie programată în CFM0 și CFM1 și CFM2 respectiv la s iniţialtage.
factory_application1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

Designul de referință oferă o aplicație simplă care implementează caracteristici de bază de configurare la distanță în sistemele bazate pe Nios II pentru dispozitivele MAX 10 FPGA. Interfața UART inclusă în kitul de dezvoltare MAX 10 FPGA este utilizată împreună cu nucleul IP Altera UART pentru a oferi funcționalitatea de configurare la distanță.

Informații conexe

Design de referință Files

Upgrade de sistem de la distanță cu MAX 10 FPGA Overview

Cu funcția de actualizare a sistemului de la distanță, îmbunătățirile și remedierea erorilor pentru dispozitivele FPGA pot fi făcute de la distanță. Într-un mediu de sistem încorporat, firmware-ul trebuie actualizat frecvent prin diferite tipuri de protocol, cum ar fi UART, Ethernet și I2C. Când sistemul încorporat include un FPGA, actualizările de firmware pot include actualizări ale imaginii hardware de pe FPGA.
Dispozitivele MAX10 FPGA oferă capacitatea de a stoca până la două imagini de configurare care îmbunătățesc și mai mult caracteristica de actualizare a sistemului de la distanță. Una dintre imagini va fi imaginea de rezervă care este încărcată dacă apare o eroare în imaginea curentă.

Abrevieri

Tabelul 1: Lista abrevierilor

Abreviere Descriere
Avalon-MM	Avalon Memory-Mapped
CFM	Configurare memorie flash
GUI	Interfață grafică cu utilizatorul
ICB	Bit de configurare de inițializare
HARTĂ/.hartă	Harta memoriei File
Nios II EDS	Suport pentru Nios II Embedded Design Suite
PFL	Nucleu IP Parallel Flash Loader
POF/.pof	Obiect programator File

• Intel Corporation. Toate drepturile rezervate. Cuvintele și siglele Intel, sigla Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus și Stratix sunt mărci comerciale ale Intel Corporation sau ale filialelor sale din SUA și/sau din alte țări. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii.
• Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.

Condiție prealabilă

Abreviere QSPI	Descriere Interfață periferică serială cvadră
RPD/.rpd	Date brute de programare
SBT	Instrumente de creare a software-ului
SOF/.sof	Obiect SRAM File
UART	Receptor/transmițător asincron universal
UFM	Memorie flash utilizator

Condiție prealabilă

• Aplicarea acestui design de referință necesită să aveți nivelul indicat de cunoștințe sau experiență în următoarele domenii:
• Cunoștințe de lucru despre sistemele Nios II și instrumentele pentru a le construi. Aceste sisteme și instrumente includ software-ul Quartus® II, Qsys și Nios II EDS.
• Cunoașterea metodologiilor și instrumentelor de configurare Intel FPGA, cum ar fi configurația internă MAX 10 FPGA, caracteristica de actualizare a sistemului de la distanță și PFL.

Cerințe

• Următoarele sunt cerințele hardware și software pentru proiectarea de referință:
• Kit de dezvoltare MAX 10 FPGA
• Quartus II versiunea 15.0 cu Nios II EDS
• Un computer cu un driver și o interfață UART funcționale
• Orice binar/hexazecimal file editor

Design de referință Files

Tabelul 2: Proiecta Files Inclus în proiectul de referință

File Nume Imagine_fabrică	Descriere • Design hardware Quartus II file pentru a fi stocat în CFM0. • Imaginea de rezervă/imaginea din fabrică care va fi utilizată atunci când apare eroarea la descărcarea imaginii aplicației.
app_image_1	• Design hardware Quartus II file să fie stocat în CFM1 și CFM2.(1) • Imaginea inițială a aplicației încărcată în dispozitiv.

1. În modul de configurare a imaginilor cu configurație duală, CFM1 și CFM2 sunt combinate într-o singură stocare CFM.

File Nume app_image_2	Descriere Design hardware Quartus II file care înlocuiește app_image_2 în timpul actualizării sistemului de la distanță.
Actualizare_sistem_la distanță.c	Codul aplicației software Nios II care acționează ca controler pentru proiectarea sistemului de actualizare la distanță.
Remote Terminal.exe	• Executabil file cu un GUI. • Funcționează ca terminal pentru gazdă pentru a interacționa cu kitul de dezvoltare MAX 10 FPGA. • Trimite date de programare prin UART. • Codul sursă pentru acest terminal este inclus.

Tabelul 3: Master Files Inclus în proiectul de referință

Puteți folosi aceste master files pentru proiectul de referință fără a compila proiectul files.

File Nume   factory_application1.pof factory_application1.rpd	Descriere Programare Quartus II file care constă din imaginea din fabrică și imaginea aplicației 1, care urmează să fie programate în CFM0 și, respectiv, CFM1 și CFM2 la s inițialetage.
factory_application2.pof factory_application2.rpd	• Programare Quartus II file care constă din imaginea fabricii și imaginea aplicației 2. • Imaginea 2 a aplicației va fi extrasă ulterior pentru a înlocui imaginea 1 a aplicației în timpul actualizării sistemului de la distanță, denumită mai jos application_image_2.rpd.
application_image_1.rpd	Date brute de programare Quartus II file care conțin doar imaginea aplicației 1.
application_image_2.rpd	Date brute de programare Quartus II file care conține doar imaginea 2 a aplicației.
Nios_application.pof	• Programare file care constă în aplicația software pentru procesor Nios II .hex file numai. • Pentru a fi programat în blitz QSPI extern.
pfl.sof	• Quartus II .sof care conțin PFL. • Programat în flash QSPI pe kit-ul de dezvoltare MAX 10 FPGA.

Design de referință Descriere funcțională

Procesor Nios II Gen2

• Procesorul Nios II Gen2 din designul de referință are următoarele funcții:
• Un bus master care gestionează toate operațiunile de interfață cu nucleul Altera On-Chip Flash IP, inclusiv citirea, scrierea și ștergerea.
• Oferă un algoritm în software pentru a recepționa fluxul de biți de programare de la un computer gazdă și a declanșa reconfigurarea prin nucleul IP Dual Configuration.
• Trebuie să setați vectorul de resetare al procesorului în consecință. Acest lucru este pentru a vă asigura că procesorul pornește codul corect de aplicație fie de la UFM, fie de la flash QSPI extern.
• Nota: Dacă codul aplicației Nios II este mare, Intel vă recomandă să stocați codul aplicației în flash-ul extern QSPI. În acest design de referință, vectorul de resetare indică blițul QSPI extern unde este stocat codul aplicației Nios II.

Informații conexe

• Tutorial de dezvoltare hardware Nios II Gen2
• Oferă mai multe informații despre dezvoltarea procesorului Nios II Gen2.

Altera On-Chip Flash IP Core

• Nucleul Altera On-Chip Flash IP funcționează ca o interfață pentru procesorul Nios II pentru a efectua o operație de citire, scriere sau ștergere la CFM și UFM. Nucleul IP Altera On-Chip Flash vă permite să accesați, să ștergeți și să actualizați CFM cu un nou flux de biți de configurare. Editorul de parametri IP Altera On-Chip Flash arată un interval de adrese predeterminat pentru fiecare sector de memorie.

Informații conexe

• Altera On-Chip Flash IP Core
• Oferă mai multe informații despre Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Puteți utiliza nucleul IP Altera Dual Configuration pentru a accesa blocul de actualizare a sistemului de la distanță în dispozitive MAX 10 FPGA. Nucleul IP Altera Dual Configuration vă permite să declanșați reconfigurarea odată ce noua imagine a fost descărcată.

Informații conexe

• Altera Dual Configuration IP Core
• Oferă mai multe informații despre Altera Dual Configuration IP Core

Altera UART IP Core

• Nucleul UART IP permite comunicarea fluxurilor de caractere seriale între un sistem încorporat în MAX 10 FPGA și un dispozitiv extern. Ca master Avalon-MM, procesorul Nios II comunică cu nucleul IP UART, care este un slave Avalon-MM. Această comunicare se realizează prin citirea și scrierea registrelor de control și date.
• Nucleul implementează sincronizarea protocolului RS-232 și oferă următoarele caracteristici:
• rată de transmisie reglabilă, paritate, oprire și biți de date
• semnale opționale de control al fluxului RTS/CTS

Informații conexe

• UART Core
• Oferă mai multe informații despre UART Core.

Nucleu IP de controler Quad SPI generic

• Nucleul IP Generic Quad SPI Controller funcționează ca o interfață între MAX 10 FPGA, blițul extern și blițul QSPI integrat. Nucleul oferă acces la flash-ul QSPI prin operațiuni de citire, scriere și ștergere.
  Când aplicația Nios II se extinde cu mai multe instrucțiuni, file dimensiunea hex file generat din aplicația Nios II va fi mai mare. Dincolo de o anumită limită de dimensiune, UFM nu va avea un spațiu suficient pentru a stoca hexul aplicației file. Pentru a rezolva acest lucru, puteți utiliza blițul QSPI extern disponibil pe kitul de dezvoltare MAX 10 FPGA pentru a stoca aplicația hex file.

Proiectarea aplicației software Nios II EDS

• Designul de referință include codul aplicației software Nios II care controlează proiectarea sistemului de actualizare la distanță. Codul aplicației software Nios II răspunde terminalului gazdă prin UART executând instrucțiuni specifice.

Actualizarea imaginilor aplicației de la distanță

• După ce ați transmis un flux de biți de programare file folosind terminalul de la distanță, aplicația software Nios II este proiectată pentru următoarele:

1. Setați Altera On-Chip Flash Core Control Register pentru a dezaproteja sectorul CFM1 & 2.
2. Efectuați operația de ștergere a sectorului pe CFM1 și CFM2. Software-ul verifică registrul de stare al nucleului IP Altera On-Chip Flash pentru a se asigura că ștergerea a fost finalizată cu succes.
3. Primiți 4 octeți de flux de biți la un moment dat de la stdin. Intrarea și ieșirea standard pot fi utilizate pentru a primi date direct de la terminalul gazdă și pentru a imprima ieșirea pe acesta. Tipurile de opțiuni standard de intrare și ieșire pot fi setate prin Editorul BSP din instrumentul Nios II Eclipse Build.
4. Inversează ordinea biților pentru fiecare octet.
   • Nota: Datorită configurației Altera On-Chip Flash IP Core, fiecare octet de date trebuie să fie inversat înainte de a-l scrie în CFM.
5. Începeți să scrieți 4 octeți de date simultan în CFM1 și CFM2. Acest proces continuă până la sfârșitul fluxului de biți de programare.
6. Sondează registrul de stare al Altera On-Chip Flash IP pentru a asigura o operație de scriere cu succes. Afișează un mesaj pentru a indica că transmisia este finalizată.
   • Nota: Dacă operația de scriere eșuează, terminalul va opri procesul de trimitere a fluxului de biți și va genera un mesaj de eroare.
7. Setează Registrul de control să protejeze din nou CFM1 și CFM2 pentru a preveni orice operație de scriere nedorită.

Informații conexe

• generare pof prin programarea convertirii Files pe
• Oferă informații despre crearea rpd files în timpul programării conversiei files.

Declanșarea reconfigurarii de la distanță

• După ce selectați operația de reconfigurare a declanșării în terminalul de la distanță gazdă, aplicația software Nios II va face următoarele:

1. Primiți comanda de la intrarea standard.
2. Începeți reconfigurarea cu următoarele două operații de scriere:

• Scrieți 0x03 la adresa offset a 0x01 în miezul IP de configurare dublă. Această operațiune suprascrie PIN-ul fizic CONFIG_SEL și setează Imaginea 1 ca următoarea imagine de configurare de pornire.
• Scrieți 0x01 la adresa offset a 0x00 în miezul IP de configurare dublă. Această operație declanșează reconfigurarea la imaginea aplicației în CFM1 și CFM2

Tutorial de proiectare de referință

Generarea de programare Files

• Trebuie să generați următoarea programare files înainte de a putea utiliza actualizarea sistemului de la distanță pe kitul de dezvoltare MAX 10 FPGA:

Pentru programarea QSPI:

• sof—utilizare pfl.sof inclus în designul de referință sau puteți alege să creați un alt .sof care să conțină propriul dvs. design PFL
• pof — configurație file generat dintr-un .hex și programat în flash-ul QSPI.
• Pentru Upgrade sistem de la distanță:
• pof — configurație file generat dintr-un .sof și programat în blițul intern.
• rpd — conține datele pentru blițul intern care includ setările ICB, CFM0, CFM1 și UFM.
• harta — ține adresa pentru fiecare sector de memorie al setărilor ICB, CFM0, CFM1 și UFM.

Generarea files pentru programarea QSPI

Pentru a genera .pof file pentru programarea QSPI, efectuați următorii pași:

1. Construiește Nios II Project și generează HEX file.
   • Nota: Consultați AN730: Metode de pornire a procesorului Nios II în MAX 10 dispozitive pentru informații despre construirea proiectului Nios II și generarea HEX file.
2. Pe File meniu, faceți clic pe Conversie programare Files.
3. Sub Programare ieșire file, selectați Programer Object File (.pof) în Programare file lista de tipuri.
4. În lista Mode, selectați 1-bit Passive Serial.
5. În lista de dispozitive de configurare, selectați CFI_512Mb.
6. În File caseta de nume, specificați file nume pentru programare file vrei să creezi.
7. În Intrare files pentru a converti lista, eliminați rândul de date Opțiuni și SOF. Faceți clic pe Adăugare date hexadecimale și apare o casetă de dialog Adăugați date hexadecimale. În caseta Adăugare date hexadecimale, selectați Adresare absolută și introduceți .hex file generat din Nios II EDS Build Tools.
8. După ce toate setările sunt setate, faceți clic pe Generare pentru a genera programarea aferentă file.

Informații conexe

AN730: Metode de pornire a procesorului Nios II în MAX 10 dispozitive FPGA
Generarea files pentru actualizarea sistemului de la distanță

Pentru a genera .pof, .map și .rpd filePentru actualizarea sistemului de la distanță, efectuați următorii pași:

1. Restaurați imaginea_fabrică, imaginea_aplicació_1 și imaginea_aplicació_2 și compilați toate cele trei modele.
2. Generați două .pof filesunt descrise în următorul tabel:
   • Nota: Consultați generarea .pof prin programarea convertirii Files pentru pașii de generare a .pof files.
3. Deschideți app2.rpd folosind orice editor hexadecimal.
4. În editorul hexadecimal, selectați blocul de date binare pe baza offset-ului de început și de sfârșit, făcând referire la .map file. Decalajul de început și de sfârșit pentru dispozitivul 10M50 este 0x12000 și, respectiv, 0xB9FFF. Copiați acest bloc într-un bloc nou file și salvați-l într-un alt .rpd file. Acest nou .rpd file conține doar imaginea 2 a aplicației.

generare pof prin programarea convertirii Files

Pentru a converti .sof files la .pof files, urmați acești pași:

1. Pe File meniu, faceți clic pe Conversie programare Files.
2. Sub Programare ieșire file, selectați Programer Object File (.pof) în Programare file lista de tipuri.
3. În lista Mod, selectați Configurație internă.
4. În File caseta de nume, specificați file nume pentru programare file vrei să creezi.
5. Pentru a genera o hartă de memorie File (.map), activați Creare hartă de memorie File (Generează automat ieșire_file.hartă). .map conține adresa CFM și UFM cu setarea ICB pe care o setați prin opțiunea Option/Boot Info.
6.  Pentru a genera date brute de programare (.rpd), activați Creare date de configurare RPD (Generare ieșire_file_auto.rpd).
   Cu ajutorul Memory Map File, puteți identifica cu ușurință datele pentru fiecare bloc funcțional din .rpd file. De asemenea, puteți extrage datele flash pentru instrumente de programare terțe sau puteți actualiza configurația sau datele utilizatorului prin IP-ul Altera On-Chip Flash.
7. .sof poate fi adăugat prin Intrare files pentru a converti lista și puteți adăuga până la două .sof files.
   • În scopul actualizării sistemului de la distanță, puteți păstra datele originale ale paginii 0 în .pof și puteți înlocui datele din pagina 1 cu un nou .sof file. Pentru a efectua acest lucru, trebuie să adăugați .pof file în pagina 0, atunci
     adăugați pagina .sof, apoi adăugați noul .sof file la
8. După ce toate setările sunt setate, faceți clic pe Generare pentru a genera programarea aferentă file.

Programarea QSPI

Pentru a programa codul aplicației Nios II în flash-ul QSPI, parcurgeți următorii pași:

1. Pe kitul de dezvoltare MAX 10 FPGA, comutați MAX10_BYPASSn la 0 pentru a ocoli dispozitivul VTAP de la bord (MAX II).
2. Conectați cablul de descărcare Intel FPGA (fost USB Blaster) la JTAG antet.
3. În fereastra Programer, faceți clic pe Hardware Setup și selectați USB Blaster.
4. În lista Mode, selectați JTAG.
5. Faceți clic pe butonul Detectare automată din panoul din stânga.
6. Selectați dispozitivul de programat și faceți clic pe Adăugare File.
7. Selectați pfl.sof.
8. Faceți clic pe Start pentru a începe programarea.
9. După ce programarea are succes, fără a opri placa, faceți clic din nou pe butonul Auto Detect din panoul din stânga. Veți vedea un flash QSPI_512Mb care va apărea în fereastra programatorului.
10. Selectați dispozitivul QSPI și faceți clic pe Adăugare File.
11. Selectați .pof file generat anterior din .hex file.
12. Faceți clic pe Start pentru a începe programarea flash-ului QSPI.

Programarea FPGA cu imaginea inițială folosind JTAG

Trebuie să programați app1.pof în FPGA ca imagine inițială a dispozitivului. Pentru a programa app1.pof în FPGA, efectuați următorii pași:

1. În fereastra Programer, faceți clic pe Hardware Setup și selectați USB Blaster.
2. În lista Mode, selectați JTAG.
3. Faceți clic pe butonul Detectare automată din panoul din stânga.
4. Selectați dispozitivul de programat și faceți clic pe Adăugare File.
5. Selectați aplicația1.pof.
6. Faceți clic pe Start pentru a începe programarea.

Actualizarea imaginii și declanșarea reconfigurarii utilizând UART

Pentru a configura de la distanță kitul de dezvoltare FPGA MAX10, parcurgeți următorii pași:

1. Nota: Înainte de a începe, asigurați-vă următoarele:
   • pinul CONFIG_SEL de pe placă este setat la 0
   • portul UART al plăcii dvs. este conectat la computer
   • Deschideți Remote Terminal.exe și se deschide interfața Remote Terminal.
2. Faceți clic pe Setări și va apărea fereastra de setări portului serial.
3. Setați parametrii terminalului la distanță pentru a se potrivi cu setările UART selectate în Quartus II UART IP core. După finalizarea setării, faceți clic pe OK.
4. Apăsați butonul nCONFIG de pe kitul de dezvoltare sau introduceți 1 în caseta de text Trimitere, apoi apăsați Enter.
   • Pe terminal va apărea o listă de opțiuni de operare, după cum se arată mai jos:
   • Nota: Pentru a selecta o operațiune, tastați numărul în caseta de text Trimitere, apoi apăsați Enter.
5. Pentru a actualiza imaginea aplicației 1 cu imaginea aplicației 2, selectați operațiunea 2. Vi se va solicita să introduceți adresa de început și de sfârșit a CFM1 și CFM2.
   • Nota: Adresa afișată pe hartă file include setări ICB, CFM și UFM, dar Altera On-Chip
   • Flash IP poate accesa numai CFM și UFM. Prin urmare, există un decalaj al adresei între adresa afișată pe hartă file și fereastra de parametri IP Altera On-Chip Flash.
6. Introduceți adresa pe baza adresei specificate în fereastra de parametri IP Altera On-Chip Flash.
   • Ștergerea va începe automat după ce introduceți adresa finală.
7. După ștergerea cu succes, vi se va solicita să introduceți programarea .rpd file pentru imaginea aplicației 2.
   • Pentru a încărca imaginea, faceți clic pe TrimitereFile butonul, apoi selectați doar imaginea 2 a aplicației care conține .rpd și faceți clic pe Deschidere.
   • Nota: În afară de imaginea 2 a aplicației, puteți utiliza orice imagine nouă pe care doriți să o actualizați în dispozitiv.
   • Procesul de actualizare va începe direct și puteți monitoriza progresul prin terminal. Meniul de operare va solicita Terminat și acum puteți alege următoarea operație.
8. Pentru a declanșa reconfigurarea, selectați operația 4. Puteți observa comportamentul LED-ului care indică imaginea diferită încărcată în dispozitiv.

Imagine	Stare LED (activ scăzut)
Imaginea fabricii	01010
Imaginea aplicației 1	10101
Imaginea aplicației 2	01110

Istoricul revizuirilor documentelor

Data	Versiune	Schimbări
februarie 2017	2017.02.21	Rebranded ca Intel.
iunie 2015	2015.06.15	Lansare inițială.

Documente/Resurse

Dispozitive FPGA intel MAX 10 prin UART cu procesor Nios II [pdfGhid de utilizare MAX 10 dispozitive FPGA peste UART cu procesorul Nios II, MAX 10 dispozitive FPGA, peste UART cu procesorul Nios II, peste UART, procesor Nios II UART, Nios II, procesor UART

Referințe

• Manual de utilizare