Nios II プロセッサーを使用した UART 経由の intel MAX 10 FPGA デバイス
製品情報
このリファレンス デザインは、MAX 10 FPGA デバイス用の Nios II ベースのシステムに基本的なリモート コンフィギュレーション機能を実装するシンプルなアプリケーションを提供します。 MAX 10 FPGA 開発キットに含まれる UART インターフェイスは、アルテラ UART IP コアとともに使用され、リモート コンフィギュレーション機能を提供します。 MAX10 FPGA デバイスは、リモート システム アップグレード機能をさらに強化する最大 XNUMX つのコンフィギュレーション イメージを保存する機能を提供します。
略語
| 略語 | 説明 |
|---|---|
| アバロン-MM | Avalon メモリマップド コンフィギュレーション フラッシュ メモリ |
| CFM | グラフィカルユーザーインターフェース |
| 国際CB | 初期化設定ビット |
| MAP/.map | メモリマップ File |
| Nios II EDS | Nios II 組み込み設計スイートのサポート |
| PFL | パラレル フラッシュ ローダー IP コア |
| POF/.pof | プログラマオブジェクト File |
| クエスピーアイ | クアッドシリアルペリフェラルインターフェイス |
| RPD/.rpd | 生のプログラミングデータ |
| エスビーティー | ソフトウェア ビルド ツール |
| SOF/.sof | SRAM オブジェクト File |
| カート | ユニバーサル非同期受信機/送信機 |
| ユーエムエフ | ユーザーフラッシュメモリ |
製品使用説明書
前提条件
このリファレンス デザインを適用するには、次の分野について指定されたレベルの知識または経験が必要です。
要件：
リファレンス デザインのハードウェア要件とソフトウェア要件は次のとおりです。
リファレンスデザイン Files
| File 名前 | 説明 |
|---|---|
| 工場イメージ | デュアル コンフィギュレーション イメージ コンフィギュレーション モード、CFM1 および CFM2 単一の CFM ストレージに結合されます。 |
| アプリ画像_1 | Quartus II ハードウェア設計 file app_image_2 を置き換える リモート システム アップグレード中。 |
| アプリ画像_2 | Nios II ソフトウェア アプリケーション コードは、 リモートアップグレードシステムの設計。 |
| リモートシステム_アップグレード.c | |
| ファクトリー_アプリケーション1.pof | Quartus II プログラミング file 工場出荷時のイメージと アプリケーション イメージ 1、CFM0、CFM1、CFM2 にプログラムされる それぞれ頭文字 stage. |
| ファクトリー_アプリケーション1.rpd | |
| アプリケーションイメージ_1.rpd | |
| アプリケーションイメージ_2.rpd | |
| Nios_application.pof |
このリファレンス デザインは、MAX 10 FPGA デバイス用の Nios II ベースのシステムに基本的なリモート コンフィギュレーション機能を実装するシンプルなアプリケーションを提供します。 MAX 10 FPGA 開発キットに含まれる UART インターフェイスは、アルテラ UART IP コアとともに使用され、リモート コンフィギュレーション機能を提供します。
リファレンスデザイン Files
MAX 10 FPGA を使用したリモート システム アップグレードview
リモート システム アップグレード機能を使用すると、FPGA デバイスの機能強化とバグ修正をリモートで行うことができます。 組み込みシステム環境では、UART、イーサネット、I2C などのさまざまなタイプのプロトコルを介してファームウェアを頻繁に更新する必要があります。 組み込みシステムに FPGA が含まれている場合、ファームウェアの更新には FPGA 上のハードウェア イメージの更新が含まれる場合があります。
MAX10 FPGA デバイスは、リモート システム アップグレード機能をさらに強化する最大 XNUMX つのコンフィギュレーション イメージを保存する機能を提供します。 イメージの XNUMX つは、現在のイメージでエラーが発生した場合にロードされるバックアップ イメージになります。
略語
表 1: 略語のリスト
| 略語 説明 | |
| アバロン-MM | Avalon メモリマップ |
| CFM | コンフィグレーションフラッシュメモリ |
| グラフィカルユーザーインターフェイス | グラフィカルユーザーインターフェース |
| 国際CB | 初期化設定ビット |
| MAP/.map | メモリマップ File |
| Nios II EDS | Nios II 組み込み設計スイートのサポート |
| PFL | パラレル フラッシュ ローダー IP コア |
| POF/.pof | プログラマオブジェクト File |
- インテルコーポレーション。 全著作権所有。 Intel、Intel ロゴ、Altera、Arria、Cyclone、Enpirion、MAX、Nios、Quartus、および Stratix の単語とロゴは、米国およびその他の国における Intel Corporation またはその子会社の商標です。 インテルは、インテルの標準保証に従って、FPGA および半導体製品の性能を現在の仕様に合わせて保証しますが、予告なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスの適用または使用から生じる一切の責任を負わないものとします。 インテルのお客様は、公開されている情報を信頼したり、製品やサービスを注文したりする前に、最新バージョンのデバイス仕様を入手することをお勧めします。
- その他の名前およびブランドは、他者の財産として主張される場合があります。
前提条件
| 略語
クエスピーアイ |
説明
クアッドシリアルペリフェラルインターフェイス |
| RPD/.rpd | 生のプログラミングデータ |
| エスビーティー | ソフトウェア ビルド ツール |
| SOF/.sof | SRAM オブジェクト File |
| シリアル | ユニバーサル非同期受信機/送信機 |
| ユーエムエフ | ユーザーフラッシュメモリ |
前提条件
- このリファレンス デザインを適用するには、次の分野について指定されたレベルの知識または経験が必要です。
- Nios II システムおよびそれを構築するツールに関する実践的な知識。 これらのシステムとツールには、Quartus® II ソフトウェア、Qsys、Nios II EDS が含まれます。
- MAX 10 FPGA の内部構成、リモート システム アップグレード機能、PFL などのインテル FPGA 構成方法論とツールに関する知識。
要件
- リファレンス デザインのハードウェア要件とソフトウェア要件は次のとおりです。
- MAX 10 FPGA 開発キット
- Nios II EDS を搭載した Quartus II バージョン 15.0
- 動作する UART ドライバーとインターフェイスを備えたコンピューター
- 任意の XNUMX 進数/XNUMX 進数 file エディタ
リファレンスデザイン Files
表2: デザイン Fileリファレンスデザインに含まれる内容
| File 名前
工場イメージ |
説明
• Quartus II ハードウェア設計 file CFM0に格納されます。 • アプリケーション イメージのダウンロードでエラーが発生した場合に使用されるフォールバック イメージ/ファクトリー イメージ。 |
| アプリ画像_1 | • Quartus II ハードウェア設計 file CFM1 と CFM2 に格納されます。(1)
• デバイスにロードされた初期アプリケーション イメージ。 |
- デュアル コンフィギュレーション イメージ コンフィギュレーション モードでは、CFM1 と CFM2 が単一の CFM ストレージに結合されます。
| File 名前
アプリ画像_2 |
説明
Quartus II ハードウェア設計 file これは、リモート システムのアップグレード中に app_image_2 を置き換えます。 |
| リモートシステム_アップグレード.c | リモート アップグレード システム設計のコントローラーとして機能する Nios II ソフトウェア アプリケーション コード。 |
| リモートターミナル.exe | • 実行可能 file GUIを使用して。
• ホストが MAX 10 FPGA 開発キットと通信するための端末として機能します。 • UART 経由でプログラミング データを送信します。 ・本端末用のソースコードが同梱されています。 |
表 3: マスター Fileリファレンスデザインに含まれる内容
これらのマスターを使用できます fileデザインをコンパイルしないリファレンス デザインの場合 files.
| File 名前
ファクトリー_アプリケーション1.pof ファクトリー_アプリケーション1.rpd |
説明
Quartus II プログラミング file 工場出荷時のイメージとアプリケーション イメージ 1 で構成され、初期 s でそれぞれ CFM0、CFM1 および CFM2 にプログラムされます。tage. |
| ファクトリー_アプリケーション2.pof ファクトリー_アプリケーション2.rpd | • Quartus II プログラミング file 工場出荷時のイメージとアプリケーション イメージ 2 で構成されます。
• アプリケーション イメージ 2 は、リモート システム アップグレード中にアプリケーション イメージ 1 を置き換えるために後で抽出され、以下の application_image_2.rpd という名前になります。 |
| アプリケーションイメージ_1.rpd | Quartus II の生のプログラミング・データ file アプリケーション イメージ 1 のみが含まれています。 |
| アプリケーションイメージ_2.rpd | Quartus II の生のプログラミング・データ file アプリケーション イメージ 2 のみが含まれています。 |
| Nios_application.pof | • プログラミング file Nios II プロセッサ ソフトウェア アプリケーション .hex で構成されます。 file のみ。
• 外部 QSPI フラッシュにプログラムされます。 |
| pfl.sof | • Quartus II .sof PFLを含む。
• MAX 10 FPGA 開発キットの QSPI フラッシュにプログラムされています。 |
リファレンス設計の機能説明
Nios II Gen2 プロセッサー
- リファレンス デザインの Nios II Gen2 プロセッサには次の機能があります。
- 読み取り、書き込み、消去を含む、アルテラのオンチップ・フラッシュ IP コアとのすべてのインターフェース操作を処理するバス・マスター。
- ホスト コンピュータからプログラミング ビット ストリームを受信し、デュアル コンフィギュレーション IP コアを介して再コンフィギュレーションをトリガーするためのアルゴリズムをソフトウェアで提供します。
- それに応じてプロセッサのリセット ベクトルを設定する必要があります。 これは、プロセッサが UFM または外部 QSPI フラッシュから正しいアプリケーション コードをブートすることを保証するためです。
- 注記： Nios II アプリケーション コードが大きい場合、インテルではアプリケーション コードを外部 QSPI フラッシュに保存することをお勧めします。 このリファレンス デザインでは、リセット ベクトルは、Nios II アプリケーション コードが保存されている外部 QSPI フラッシュを指しています。
関連情報
- Nios II Gen2 ハードウェア開発チュートリアル
- Nios II Gen2 プロセッサーの開発に関する詳細情報を提供します。
アルテラのオンチップ・フラッシュ IP コア
- アルテラのオンチップ・フラッシュ IP コアは、Nios II プロセッサーが CFM および UFM に対して読み取り、書き込み、または消去操作を実行するためのインターフェースとして機能します。 アルテラのオンチップ フラッシュ IP コアを使用すると、新しいコンフィギュレーション ビット ストリームで CFM にアクセス、消去、更新できます。 アルテラのオンチップ・フラッシュ IP パラメータ・エディタには、各メモリ・セクタの事前に決定されたアドレス範囲が表示されます。
関連情報
- アルテラのオンチップ・フラッシュ IP コア
- アルテラのオンチップ・フラッシュ IP コアに関する詳細情報を提供します。
アルテラのデュアル構成 IP コア
- アルテラのデュアル コンフィギュレーション IP コアを使用して、MAX 10 FPGA デバイスのリモート システム アップグレード ブロックにアクセスできます。 アルテラのデュアル・コンフィギュレーション IP コアを使用すると、新しいイメージがダウンロードされた後に再コンフィギュレーションをトリガーできます。
関連情報
- アルテラのデュアル構成 IP コア
- アルテラのデュアル構成 IP コアに関する詳細情報を提供します。
アルテラ UART IP コア
- UART IP コアを使用すると、MAX 10 FPGA の組み込みシステムと外部デバイスの間でシリアル キャラクタ ストリームの通信が可能になります。 Nios II プロセッサーは、Avalon-MM マスターとして、Avalon-MM スレーブである UART IP コアと通信します。 この通信は、制御レジスタとデータ レジスタの読み書きによって行われます。
- このコアは RS-232 プロトコル タイミングを実装し、次の機能を提供します。
- 調整可能なボーレート、パリティ、ストップ、データビット
- オプションの RTS/CTS フロー制御信号
関連情報
- UARTコア
- UART コアに関する詳細情報を提供します。
汎用クアッド SPI コントローラー IP コア
- 汎用クワッド SPI コントローラ IP コアは、MAX 10 FPGA、外部フラッシュ、およびオンボード QSPI フラッシュ間のインターフェイスとして機能します。 コアは、読み取り、書き込み、および消去操作を通じて QSPI フラッシュへのアクセスを提供します。
Nios II アプリケーションが追加の命令で拡張されると、 file 六角形のサイズ file Nios II アプリケーションから生成されるサイズは大きくなります。 特定のサイズ制限を超えると、UFM にはアプリケーション XNUMX 進数を保存するための十分なスペースがなくなります。 file。 これを解決するには、MAX 10 FPGA 開発キットで利用可能な外部 QSPI フラッシュを使用して、アプリケーション XNUMX 進数を保存します。 file.
Nios II EDS ソフトウェア アプリケーションの設計
- リファレンス デザインには、リモート アップグレード システム設計を制御する Nios II ソフトウェア アプリケーション コードが含まれています。 Nios II ソフトウェア アプリケーション コードは、特定の命令を実行することで UART 経由でホスト端末に応答します。
アプリケーションイメージをリモートで更新する
- プログラミングビットストリームを送信した後 file リモート ターミナルを使用すると、Nios II ソフトウェア アプリケーションは次のことを行うように設計されています。
- アルテラのオンチップ・フラッシュ IP コア制御レジスターを設定して、CFM1 および 2 セクターの保護を解除します。
- CFM1 と CFM2 でセクタ消去操作を実行します。 ソフトウェアは、アルテラのオンチップ・フラッシュ IP コアのステータス・レジスターをポーリングして、消去が正常に完了したことを確認します。
- 標準入力から一度に 4 バイトのビット ストリームを受信します。 標準の入出力を使用して、ホスト端末からデータを直接受信し、ホスト端末に出力を印刷できます。 標準入出力オプションのタイプは、Nios II Eclipse Build ツールの BSP エディターを通じて設定できます。
- 各バイトのビット順序を反転します。
- 注記： アルテラのオンチップ・フラッシュ IP コアの構成により、データを CFM に書き込む前に、データのすべてのバイトを反転する必要があります。
- CFM4 と CFM1 に一度に 2 バイトのデータの書き込みを開始します。 このプロセスは、ビット ストリームのプログラミングが終了するまで続きます。
- アルテラのオンチップ・フラッシュ IP のステータス・レジスターをポーリングして、書き込み操作が成功したことを確認します。 送信が完了したことを示すメッセージを表示します。
- 注記： 書き込み操作が失敗した場合、端末はビット ストリーム送信プロセスを停止し、エラー メッセージを生成します。
- 制御レジスタを設定して CFM1 および CFM2 を再保護し、不要な書き込み操作を防止します。
関連情報
- 変換プログラミングによる pof の生成 Fileオン
- rpd の作成に関する情報を提供します。 file変換プログラミング中 files.
リモートでの再構成のトリガー
- ホストのリモートターミナルでトリガー再構成操作を選択すると、Nios II ソフトウェア アプリケーションは次の処理を実行します。
- 標準入力からコマンドを受け取ります。
- 次の XNUMX つの書き込み操作で再構成を開始します。
- デュアル構成 IP コアのオフセット アドレス 0x03 に 0x01 を書き込みます。 この操作により、物理 CONFIG_SEL ピンが上書きされ、イメージ 1 が次のブート コンフィギュレーション イメージとして設定されます。
- デュアル構成 IP コアのオフセット アドレス 0x01 に 0x00 を書き込みます。 この操作により、CFM1 および CFM2 のアプリケーション イメージへの再構成がトリガーされます。
リファレンス デザインのウォークスルー
プログラミングの生成 Files
- 次のプログラミングを生成する必要があります fileMAX 10 FPGA 開発キットでリモート システム アップグレードを使用できるようになる前に、次の手順を実行します。
QSPI プログラミングの場合:
- ソフ—使用 リファレンス デザインに含まれる pfl.sof を使用することも、独自の PFL デザインを含む別の .sof を作成することもできます。
- pof—構成 file .hex から生成され、QSPI フラッシュにプログラムされます。
- のために リモート システム アップグレード:
- pof—構成 file .sof から生成され、内部フラッシュにプログラムされます。
- rpd - を含む ICB 設定、CFM0、CFM1、UFM を含む内部フラッシュのデータ。
- マップ—ホールド ICB 設定、CFM0、CFM1、UFM の各メモリ セクターのアドレス。
生成中 fileQSPI プログラミング用
.pof を生成するには file QSPI プログラミングの場合は、次の手順を実行します。
- Nios II プロジェクトをビルドして HEX を生成する file.
- 注記： Nios II プロジェクトのビルドと HEX の生成については、「AN730: MAX 10 デバイスでの Nios II プロセッサーのブート方法」を参照してください。 file.
- 上の File メニューから「プログラミングの変換」をクリックします Files.
- 出力プログラミング中 file、プログラマオブジェクトを選択します File プログラミングの (.pof) file タイプリスト。
- 「モード」リストで「1 ビット パッシブ シリアル」を選択します。
- 「構成デバイス」リストで、「CFI_512Mb」を選択します。
- では File 名前ボックスに、 file プログラミングの名前 file 作成したい。
- 入力で file■ リストを変換するには、オプションと SOF データ行を削除します。 [XNUMX 進データの追加] をクリックすると、[XNUMX 進データの追加] ダイアログ ボックスが表示されます。 [XNUMX 進数データの追加] ボックスで、[絶対アドレス指定] を選択し、.hex を挿入します。 file Nios II EDS ビルド ツールから生成されます。
- すべての設定が完了したら、「生成」をクリックして関連プログラミングを生成します。 file.
関連情報
AN730: MAX 10 FPGA デバイスでの Nios II プロセッサーのブート方法
生成中 fileリモート システム アップグレードの場合
.pof、.map、.rpd を生成するには file■ リモート システム アップグレードの場合は、次の手順を実行します。
- Factory_image、application_image_1、および application_image_2 を復元し、XNUMX つのデザインすべてをコンパイルします。
- XNUMX つの .pof を生成する file次の表で説明します。
- 注記： 「変換プログラミングによる .pof の生成」を参照してください。 File.pof を生成する手順については、 files.
- 注記： 「変換プログラミングによる .pof の生成」を参照してください。 File.pof を生成する手順については、 files.
- 任意の 2 進エディタを使用して appXNUMX.rpd を開きます。
- XNUMX 進エディタで、.map を参照して開始オフセットと終了オフセットに基づいてバイナリ データ ブロックを選択します。 file。 10M50 デバイスの開始オフセットと終了オフセットは、それぞれ 0x12000 と 0xB9FFF です。 このブロックを新しいブロックにコピーします file 別の .rpd に保存します file。 この新しい .rpd file アプリケーション イメージ 2 のみが含まれます。
変換プログラミングによる pof の生成 Files
.sof を変換するには filesから.pofへ files、次の手順に従います。
- 上の File メニューから「プログラミングの変換」をクリックします Files.
- 出力プログラミング中 file、プログラマオブジェクトを選択します File プログラミングの (.pof) file タイプリスト。
- 「モード」リストで「内部構成」を選択します。
- では File 名前ボックスに、 file プログラミングの名前 file 作成したい。
- メモリマップを生成するには File (.map)、メモリマップの作成をオンにします File (出力を自動生成_file。地図）。 .map には、オプション/ブート情報オプションで設定した ICB 設定を持つ CFM および UFM のアドレスが含まれています。
- 未処理のプログラミング データ (.rpd) を生成するには、[構成データの作成 RPD] (出力の生成_) をオンにします。file_auto.rpd)。
メモリーマップの助けを借りて File.rpd 内の各機能ブロックのデータを簡単に識別できます。 file。 また、サードパーティのプログラミングツール用にフラッシュデータを抽出したり、アルテラのオンチップフラッシュ IP を介してコンフィギュレーションやユーザーデータを更新したりすることもできます。 - .sof は入力を通じて追加できます files を使用してリストを変換し、最大 XNUMX つの .sof を追加できます。 files.
- リモート システム アップグレードの目的で、元のページ 0 データを .pof に保持し、ページ 1 データを新しい .sof に置き換えることができます。 file。 これを実行するには、.pof を追加する必要があります。 file 0ページ目では、
.sof ページを追加し、新しい .sof を追加します file に
- リモート システム アップグレードの目的で、元のページ 0 データを .pof に保持し、ページ 1 データを新しい .sof に置き換えることができます。 file。 これを実行するには、.pof を追加する必要があります。 file 0ページ目では、
- すべての設定が完了したら、「生成」をクリックして関連プログラミングを生成します。 file.
QSPI のプログラミング
Nios II アプリケーション コードを QSPI フラッシュにプログラムするには、次の手順を実行します。
- MAX 10 FPGA 開発キットでは、MAX10_BYPASSn を 0 に切り替えて、オンボード VTAP (MAX II) デバイスをバイパスします。
- インテル FPGA ダウンロード ケーブル (旧称 USB ブラスター) を J に接続します。TAG ヘッダ。
- 「プログラマ」ウィンドウで「ハードウェア セットアップ」をクリックし、「USB ブラスター」を選択します。
- 「モード」リストで「J」を選択します。TAG.
- 左ペインの「自動検出」ボタンをクリックします。
- プログラムするデバイスを選択し、「追加」をクリックします File.
- pfl.sofを選択します。
- 「開始」をクリックしてプログラミングを開始します。
- プログラミングが成功したら、ボードの電源をオフにせずに、左側のペインの [自動検出] ボタンを再度クリックします。 QSPI_512Mb フラッシュがプログラマ ウィンドウに表示されるのがわかります。
- QSPIデバイスを選択し、「追加」をクリックします。 File.
- .pofを選択します file 以前に .hex から生成された file.
- 「開始」をクリックして QSPI フラッシュのプログラミングを開始します。
J を使用した初期イメージによる FPGA のプログラミングTAG
app1.pof をデバイスの初期イメージとして FPGA にプログラムする必要があります。 app1.pof を FPGA にプログラムするには、次の手順を実行します。
- 「プログラマ」ウィンドウで「ハードウェア セットアップ」をクリックし、「USB ブラスター」を選択します。
- 「モード」リストで「J」を選択します。TAG.
- 左ペインの「自動検出」ボタンをクリックします。
- プログラムするデバイスを選択し、「追加」をクリックします File.
- app1.pofを選択します。
- 「開始」をクリックしてプログラミングを開始します。
UART を使用したイメージの更新と再構成のトリガー
MAX10 FPGA 開発キットをリモートで設定するには、次の手順を実行します。
- 注記： 開始する前に、次のことを確認してください。
- ボード上の CONFIG_SEL ピンは 0 に設定されます
- ボードの UART ポートがコンピュータに接続されていること
- Remote Terminal.exe を開くと、リモート ターミナル インターフェイスが開きます。
- 「設定」をクリックすると、シリアルポート設定ウィンドウが表示されます。
- Quartus II UART IP コアで選択された UART 設定と一致するようにリモート端末のパラメータを設定します。 設定が完了したら、「OK」をクリックします。
- 開発キットの nCONFIG ボタンを押すか、送信テキスト ボックスに 1 を入力して Enter キーを押します。
- 以下に示すように、操作の選択肢のリストがターミナルに表示されます。
- 注記： 操作を選択するには、[送信] テキスト ボックスに番号を入力し、Enter キーを押します。
- 以下に示すように、操作の選択肢のリストがターミナルに表示されます。
- アプリケーション イメージ 1 をアプリケーション イメージ 2 で更新するには、操作 2 を選択します。CFM1 と CFM2 の開始アドレスと終了アドレスを挿入するように求められます。
- 注記： 地図に表示されている住所 file ICB 設定、CFM、UFM が含まれますが、Altera オンチップも含まれます。
- Flash IP は CFM と UFM のみにアクセスできます。 したがって、マップに表示されているアドレスの間にはアドレスオフセットがあります。 file アルテラのオンチップ フラッシュ IP パラメータ ウィンドウ。
- アルテラのオンチップ・フラッシュ IP パラメータ・ウィンドウで指定されたアドレスに基づいてアドレスを入力します。
- 終了アドレスを入力すると自動的に消去が開始されます。
- 終了アドレスを入力すると自動的に消去が開始されます。
- 消去が成功すると、programming .rpd を入力するように求められます。 file アプリケーション画像 2 用。
- 画像をアップロードするには、「送信」をクリックしますFile ボタンをクリックし、アプリケーション イメージ 2 のみを含む .rpd を選択して、[開く] をクリックします。
- 注記： アプリケーション イメージ 2 以外に、デバイスに更新する新しいイメージを使用できます。
- 更新プロセスが直接開始され、端末を通じて進行状況を監視できます。 操作メニューに「完了」と表示され、次の操作を選択できるようになります。
- 再構成をトリガーするには、操作 4 を選択します。デバイスにロードされた別のイメージを示す LED の動作を確認できます。
| 画像 | LED ステータス (アクティブ ロー) |
| 工場イメージ | 01010 |
| アプリケーションイメージ1 | 10101 |
| アプリケーションイメージ2 | 01110 |
ドキュメントの改訂履歴
| 日付 | バージョン | 変更点 |
| 2017年XNUMX月 | 2017.02.21 | インテルに改称。 |
| 2015年XNUMX月 | 2015.06.15 | 初回リリース。 |
ドキュメント / リソース
 |
Nios II プロセッサーを使用した UART 経由の intel MAX 10 FPGA デバイス [pdf] ユーザーガイド Nios II プロセッサーを使用した UART 経由の MAX 10 FPGA デバイス、Nios II プロセッサーを使用した UART 経由、UART 経由、Nios II プロセッサー UART、Nios II、プロセッサー UART |