Urządzenia intel MAX 10 FPGA przez UART z procesorem Nios II

Informacje o produkcie

Projekt referencyjny zapewnia prostą aplikację, która implementuje podstawowe funkcje zdalnej konfiguracji w systemach opartych na Nios II dla urządzeń MAX 10 FPGA. Interfejs UART zawarty w zestawie deweloperskim MAX 10 FPGA jest używany razem z rdzeniem IP Altera UART w celu zapewnienia funkcjonalności zdalnej konfiguracji. Urządzenia MAX10 FPGA zapewniają możliwość przechowywania do dwóch obrazów konfiguracyjnych, co dodatkowo usprawnia funkcję zdalnej aktualizacji systemu.

Skróty

Skrót	Opis
Avalon-MM	Konfiguracja mapowana na pamięć Avalon Pamięć Flash
CFM	Graficzny interfejs użytkownika
Międzynarodowy Bank Cywilny	Bit konfiguracji inicjalizacji
MAPA/.mapa	Mapa pamięci File
Nios II EDS	Obsługa wbudowanego pakietu projektowego Nios II
PFL	Rdzeń IP modułu równoległego Flash Loader
POF/.pof	Obiekt programisty File
QSPI	Poczwórny szeregowy interfejs peryferyjny
RPD/.rpd	Surowe dane programowe
SBT	Narzędzia do tworzenia oprogramowania
SOF/.sof	Obiekt SRAM File
WÓZEK	Uniwersalny asynchroniczny odbiornik/nadajnik
UFM	Pamięć flash użytkownika

Instrukcje użytkowania produktu

Warunek wstępny

Zastosowanie tego projektu referencyjnego wymaga posiadania wskazanego poziomu wiedzy lub doświadczenia w następujących obszarach:

Wymagania:

Poniżej przedstawiono wymagania sprzętowe i programowe dla projektu referencyjnego:

Projekt referencyjny Files

File Nazwa	Opis
Obraz_fabryki	W trybie konfiguracji obrazów z podwójną konfiguracją CFM1 i CFM2 są połączone w jedną pamięć CFM.
aplikacja_obraz_1	Projekt sprzętu Quartus II file który zastępuje app_image_2 podczas zdalnej aktualizacji systemu.
aplikacja_obraz_2	Kod aplikacji oprogramowania Nios II pełni rolę kontrolera projekt systemu zdalnej aktualizacji.
Zdalna_aktualizacja_systemu.c
aplikacja_fabryczna1.pof	Programowanie Quartusa II file który składa się z obrazu fabrycznego i obraz aplikacji 1, do zaprogramowania w CFM0 oraz CFM1 i CFM2 odpowiednio na początku stage.
aplikacja_fabryczna1.rpd
aplikacja_image_1.rpd
aplikacja_image_2.rpd
Nios_application.pof

Projekt referencyjny zapewnia prostą aplikację, która implementuje podstawowe funkcje zdalnej konfiguracji w systemach opartych na Nios II dla urządzeń MAX 10 FPGA. Interfejs UART zawarty w zestawie deweloperskim MAX 10 FPGA jest używany razem z rdzeniem IP Altera UART w celu zapewnienia funkcjonalności zdalnej konfiguracji.

Informacje powiązane

Projekt referencyjny Files

Zdalna aktualizacja systemu za pomocą MAX 10 FPGAview

Dzięki funkcji zdalnej aktualizacji systemu ulepszenia i poprawki błędów w urządzeniach FPGA można wykonywać zdalnie. W środowisku systemu wbudowanego oprogramowanie sprzętowe musi być często aktualizowane za pośrednictwem różnych typów protokołów, takich jak UART, Ethernet i I2C. Jeśli system wbudowany zawiera układ FPGA, aktualizacje oprogramowania sprzętowego mogą obejmować aktualizacje obrazu sprzętu w układzie FPGA.
Urządzenia MAX10 FPGA zapewniają możliwość przechowywania do dwóch obrazów konfiguracyjnych, co dodatkowo usprawnia funkcję zdalnej aktualizacji systemu. Jeden z obrazów będzie obrazem zapasowym, ładowanym w przypadku wystąpienia błędu w bieżącym obrazie.

Skróty

Tabela 1: Lista skrótów

Skrót Opis
Avalon-MM	Mapa pamięci Avalon
CFM	Konfiguracja pamięci flash
Interfejs graficzny	Graficzny interfejs użytkownika
Międzynarodowy Bank Cywilny	Bit konfiguracji inicjalizacji
MAPA/.mapa	Mapa pamięci File
Nios II EDS	Obsługa wbudowanego pakietu projektowego Nios II
PFL	Rdzeń IP modułu równoległego Flash Loader
POF/.pof	Obiekt programisty File

• Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel, słowa i logo Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus i Stratix są znakami towarowymi firmy Intel Corporation lub jej spółek zależnych w Stanach Zjednoczonych i/lub innych krajach. Firma Intel gwarantuje wydajność swoich produktów FPGA i produktów półprzewodnikowych zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian we wszelkich produktach i usługach w dowolnym momencie i bez powiadomienia. Firma Intel nie przyjmuje żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klientom firmy Intel zaleca się uzyskanie najnowszej wersji specyfikacji urządzenia przed poleganiem na opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi.
• Inne nazwy i marki mogą być własnością osób trzecich.

Warunek wstępny

Skrót QSPI	Opis Poczwórny szeregowy interfejs peryferyjny
RPD/.rpd	Surowe dane programowe
SBT	Narzędzia do tworzenia oprogramowania
SOF/.sof	Obiekt SRAM File
UART	Uniwersalny asynchroniczny odbiornik/nadajnik
UFM	Pamięć flash użytkownika

Warunek wstępny

• Zastosowanie tego projektu referencyjnego wymaga posiadania wskazanego poziomu wiedzy lub doświadczenia w następujących obszarach:
• Praktyczna znajomość systemów Nios II i narzędzi do ich budowy. Te systemy i narzędzia obejmują oprogramowanie Quartus® II, Qsys i Nios II EDS.
• Znajomość metodologii i narzędzi konfiguracji Intel FPGA, takich jak wewnętrzna konfiguracja MAX 10 FPGA, funkcja zdalnej aktualizacji systemu i PFL.

Wymagania

• Poniżej przedstawiono wymagania sprzętowe i programowe dla projektu referencyjnego:
• Zestaw deweloperski MAX 10 FPGA
• Quartus II wersja 15.0 z Niosem II EDS
• Komputer z działającym sterownikiem i interfejsem UART
• Dowolny plik binarny/szesnastkowy file redaktor

Projekt referencyjny Files

Tabela 2: Projekt Files Zawarte w projekcie referencyjnym

File Nazwa Obraz_fabryki	Opis • Projekt sprzętu Quartus II file które mają być zapisane w CFM0. • Obraz zastępczy/obraz fabryczny, który ma zostać użyty w przypadku wystąpienia błędu podczas pobierania obrazu aplikacji.
aplikacja_obraz_1	• Projekt sprzętu Quartus II file przechowywać w CFM1 i CFM2.(1) • Początkowy obraz aplikacji załadowany do urządzenia.

1. W trybie konfiguracji obrazów z podwójną konfiguracją CFM1 i CFM2 są łączone w jedną pamięć CFM.

File Nazwa aplikacja_obraz_2	Opis Projekt sprzętu Quartus II file który zastępuje app_image_2 podczas zdalnej aktualizacji systemu.
Aktualizacja_systemu_zdalnego.c	Kod aplikacji oprogramowania Nios II pełniący funkcję kontrolera przy projektowaniu systemu zdalnej aktualizacji.
Zdalny terminal.exe	• Plik wykonywalny file z graficznym interfejsem użytkownika. • Działa jako terminal umożliwiający interakcję hosta z zestawem deweloperskim MAX 10 FPGA. • Wysyła dane programowe poprzez UART. • Dołączony jest kod źródłowy tego terminala.

Tabela 3: Mistrz Files Zawarte w projekcie referencyjnym

Możesz użyć tych mistrzów files dla projektu referencyjnego bez kompilacji projektu files.

File Nazwa   aplikacja_fabryczna1.pof aplikacja_fabryczna1.rpd	Opis Programowanie Quartusa II file składający się z obrazu fabrycznego i obrazu aplikacyjnego 1, który należy zaprogramować odpowiednio w CFM0 oraz CFM1 i CFM2 na początku stage.
aplikacja_fabryczna2.pof aplikacja_fabryczna2.rpd	• Programowanie Quartus II file składający się z obrazu fabrycznego i obrazu aplikacji 2. • Obraz aplikacji 2 zostanie później wyodrębniony w celu zastąpienia obrazu aplikacji 1 podczas zdalnej aktualizacji systemu, o nazwie application_ image_2.rpd poniżej.
aplikacja_image_1.rpd	Surowe dane programowe Quartus II file które zawierają tylko obraz aplikacji 1.
aplikacja_image_2.rpd	Surowe dane programowe Quartus II file który zawiera tylko obraz aplikacji 2.
Nios_application.pof	• Programowanie file który składa się z aplikacji procesora Nios II w formacie .hex file tylko. • Do zaprogramowania w zewnętrznej pamięci flash QSPI.
pfl.sof	• Kwarc II .sof zawierający PFL. • Zaprogramowany w pamięci flash QSPI w zestawie deweloperskim MAX 10 FPGA.

Opis funkcjonalny projektu referencyjnego

Procesor Nios II Gen2

• Procesor Nios II Gen2 w konstrukcji referencyjnej ma następujące funkcje:
• Master magistrali, który obsługuje wszystkie operacje interfejsu z rdzeniem Altera On-Chip Flash IP, w tym odczyt, zapis i kasowanie.
• Zapewnia algorytm w oprogramowaniu do odbierania strumienia bitów programowania z komputera hosta i wyzwalania rekonfiguracji poprzez rdzeń IP z podwójną konfiguracją.
• Należy odpowiednio ustawić wektor resetowania procesora. Ma to na celu zapewnienie, że procesor uruchomi prawidłowy kod aplikacji z UFM lub zewnętrznej pamięci flash QSPI.
• Notatka: Jeśli kod aplikacji Nios II jest duży, firma Intel zaleca przechowywanie kodu aplikacji w zewnętrznej pamięci flash QSPI. W tym projekcie referencyjnym wektor resetowania wskazuje zewnętrzną pamięć flash QSPI, w której przechowywany jest kod aplikacji Nios II.

Informacje powiązane

• Samouczek rozwoju sprzętu Nios II Gen2
• Zawiera więcej informacji na temat opracowywania procesora Nios II Gen2.

Rdzeń IP Flash na chipie Altera

• Rdzeń Altera On-Chip Flash IP działa jako interfejs dla procesora Nios II w celu wykonywania operacji odczytu, zapisu lub kasowania w CFM i UFM. Rdzeń Altera On-Chip Flash IP umożliwia dostęp, usuwanie i aktualizację CFM za pomocą nowego strumienia bitów konfiguracyjnych. Edytor parametrów Altera On-Chip Flash IP pokazuje z góry określony zakres adresów dla każdego sektora pamięci.

Informacje powiązane

• Rdzeń IP Flash na chipie Altera
• Zawiera więcej informacji na temat rdzenia Altera On-Chip Flash IP Core.

Rdzeń IP Altera z podwójną konfiguracją

• Możesz użyć rdzenia IP Altera Dual Configuration, aby uzyskać dostęp do bloku zdalnej aktualizacji systemu w urządzeniach MAX 10 FPGA. Rdzeń IP Altera Dual Configuration umożliwia uruchomienie rekonfiguracji po pobraniu nowego obrazu.

Informacje powiązane

• Rdzeń IP Altera z podwójną konfiguracją
• Zawiera więcej informacji na temat rdzenia IP Altera Dual Configuration

Rdzeń IP Altera UART

• Rdzeń UART IP umożliwia komunikację szeregowych strumieni znaków pomiędzy systemem wbudowanym w MAX 10 FPGA a urządzeniem zewnętrznym. Jako master Avalon-MM, procesor Nios II komunikuje się z rdzeniem IP UART, który jest urządzeniem slave Avalon-MM. Komunikacja ta odbywa się poprzez odczyt i zapis rejestrów sterujących i danych.
• Rdzeń implementuje taktowanie protokołu RS-232 i zapewnia następujące funkcje:
• regulowana szybkość transmisji, parzystość, stop i bity danych
• opcjonalne sygnały sterujące przepływem RTS/CTS

Informacje powiązane

• Rdzeń UART-a
• Zawiera więcej informacji na temat rdzenia UART.

Ogólny rdzeń IP kontrolera Quad SPI

• Rdzeń IP kontrolera Generic Quad SPI działa jako interfejs pomiędzy układem MAX 10 FPGA, zewnętrzną lampą błyskową i wbudowaną pamięcią flash QSPI. Rdzeń zapewnia dostęp do pamięci flash QSPI poprzez operacje odczytu, zapisu i kasowania.
  Kiedy aplikacja Nios II rozszerzy się o więcej instrukcji, plik file rozmiar sześciokąta file generowane przez aplikację Nios II będą większe. Po przekroczeniu pewnego limitu rozmiaru UFM nie będzie miał wystarczającej ilości miejsca do przechowywania heksu aplikacji file. Aby rozwiązać ten problem, możesz użyć zewnętrznej pamięci flash QSPI dostępnej w zestawie deweloperskim MAX 10 FPGA do przechowywania kodu szesnastkowego aplikacji file.

Projekt aplikacji oprogramowania Nios II EDS

• Projekt referencyjny zawiera kod aplikacji Nios II, który steruje projektem systemu zdalnej aktualizacji. Kod aplikacji Nios II odpowiada terminalowi hosta poprzez UART, wykonując określone instrukcje.

Zdalna aktualizacja obrazów aplikacji

• Po przesłaniu programowego strumienia bitów file przy użyciu terminala zdalnego aplikacja Nios II umożliwia wykonanie następujących czynności:

1. Ustaw rejestr kontrolny rdzenia Altera On-Chip Flash IP, aby wyłączyć ochronę sektora CFM1 i 2.
2. Wykonaj operację kasowania sektora na CFM1 i CFM2. Oprogramowanie odpytuje rejestr stanu rdzenia IP Altera On-Chip Flash, aby upewnić się, że kasowanie zostało zakończone pomyślnie.
3. Odbieraj jednocześnie 4 bajty strumienia bitów ze standardowego wejścia. Standardowe wejście i wyjście można wykorzystać do odbierania danych bezpośrednio z terminala hosta i drukowania na nim danych wyjściowych. Typy standardowych opcji wejścia i wyjścia można ustawić za pomocą edytora BSP w narzędziu Nios II Eclipse Build.
4. Odwraca kolejność bitów dla każdego bajtu.
   • Notatka: Ze względu na konfigurację rdzenia Altera On-Chip Flash IP Core, każdy bajt danych musi zostać odwrócony przed zapisaniem ich w CFM.
5. Zacznij zapisywać 4 bajty danych jednocześnie w CFM1 i CFM2. Proces ten trwa aż do zakończenia programowania strumienia bitów.
6. Odpytuje rejestr stanu Altera On-Chip Flash IP, aby zapewnić pomyślną operację zapisu. Wyświetla komunikat informujący o zakończeniu transmisji.
   • Notatka: Jeśli operacja zapisu nie powiedzie się, terminal zatrzyma proces wysyłania strumienia bitów i wygeneruje komunikat o błędzie.
7. Ustawia rejestr kontrolny tak, aby ponownie chronił CFM1 i CFM2, aby zapobiec niepożądanym operacjom zapisu.

Informacje powiązane

• POF Generowanie poprzez konwersję programowania Filejest na
• Zawiera informacje na temat tworzenia pliku rpd files podczas programowania konwersji files.

Zdalne wyzwalanie rekonfiguracji

• Po wybraniu operacji rekonfiguracji w zdalnym terminalu hosta aplikacja Nios II wykona następujące czynności:

1. Odbierz polecenie ze standardowego wejścia.
2. Rozpocznij rekonfigurację, wykonując dwie następujące operacje zapisu:

• Zapisz 0x03 pod adresem offsetu 0x01 w rdzeniu IP podwójnej konfiguracji. Ta operacja zastępuje fizyczny pin CONFIG_SEL i ustawia obraz 1 jako następny obraz konfiguracji rozruchowej.
• Zapisz 0x01 pod adresem offsetu 0x00 w rdzeniu IP podwójnej konfiguracji. Ta operacja wyzwala rekonfigurację do obrazu aplikacji w CFM1 i CFM2

Przewodnik po projekcie referencyjnym

Generowanie programowania Files

• Musisz wygenerować następujące programowanie files, zanim będzie można skorzystać ze zdalnej aktualizacji systemu w zestawie deweloperskim MAX 10 FPGA:

Do programowania QSPI:

• sof – użyj pfl.sof zawarty w projekcie referencyjnym lub możesz utworzyć inny plik .sof zawierający Twój własny projekt PFL
• pof – konfiguracja file wygenerowany z pliku .hex i zaprogramowany w pamięci flash QSPI.
• Dla zdalna aktualizacja systemu:
• pof – konfiguracja file wygenerowany z pliku .sof i zaprogramowany w wewnętrznej pamięci flash.
• rpd — zawiera dane dotyczące wewnętrznej lampy błyskowej, które obejmują ustawienia ICB, CFM0, CFM1 i UFM.
• mapa – trzyma adres każdego sektora pamięci ustawień ICB, CFM0, CFM1 i UFM.

Generowanie files do programowania QSPI

Aby wygenerować plik .pof file w celu programowania QSPI wykonaj następujące kroki:

1. Zbuduj projekt Nios II i wygeneruj HEX file.
   • Notatka: Informacje na temat budowania projektu Nios II i generowania kodu HEX można znaleźć w artykule AN730: Metody uruchamiania procesora Nios II w urządzeniach MAX 10 file.
2. Na File menu kliknij opcję Konwertuj programowanie Files.
3. W obszarze Programowanie wyjścia file, wybierz Obiekt programisty File (.pof) w Programowaniu file lista typów.
4. Na liście Tryb wybierz 1-bitowy pasywny port szeregowy.
5. Na liście urządzeń konfiguracyjnych wybierz CFI_512Mb.
6. W File polu nazwy, określ file nazwa programu file chcesz stworzyć.
7. We wejściu files, aby przekonwertować listę, usuń wiersz Opcje i dane SOF. Kliknij opcję Dodaj dane szesnastkowe. Pojawi się okno dialogowe Dodaj dane szesnastkowe. W polu Dodaj dane szesnastkowe wybierz Adresowanie bezwzględne i wstaw plik .hex file wygenerowane za pomocą narzędzi do budowania Nios II EDS.
8. Po skonfigurowaniu wszystkich ustawień kliknij opcję Generuj, aby wygenerować powiązane programy file.

Informacje powiązane

AN730: Metody uruchamiania procesora Nios II w urządzeniach MAX 10 FPGA
Generowanie files do zdalnej aktualizacji systemu

Aby wygenerować pliki .pof, .map i .rpd files w celu zdalnej aktualizacji systemu, wykonaj następujące kroki:

1. Przywróć obrazy_fabryczne, obraz_aplikacji_1 i obraz_aplikacji_2 i skompiluj wszystkie trzy projekty.
2. Wygeneruj dwa pliki .pof fileopisano w poniższej tabeli:
   • Notatka: Zobacz generowanie .pof poprzez programowanie konwersji Files, aby uzyskać instrukcje dotyczące generowania pliku .pof files.
3. Otwórz plik app2.rpd za pomocą dowolnego edytora szesnastkowego.
4. W edytorze szesnastkowym wybierz blok danych binarnych na podstawie przesunięcia początkowego i końcowego, odwołując się do pliku .map file. Przesunięcie początkowe i końcowe dla urządzenia 10M50 wynosi odpowiednio 0x12000 i 0xB9FFF. Skopiuj ten blok do nowego file i zapisz go w innym pliku .rpd file. Ten nowy plik .rpd file zawiera tylko obraz aplikacji 2.

POF Generowanie poprzez konwersję programowania Files

Aby przekonwertować .sof files do .pof files, wykonaj następujące kroki:

1. Na File menu kliknij opcję Konwertuj programowanie Files.
2. W obszarze Programowanie wyjścia file, wybierz Obiekt programisty File (.pof) w Programowaniu file lista typów.
3. Na liście Tryb wybierz opcję Konfiguracja wewnętrzna.
4. W File polu nazwy, określ file nazwa programu file chcesz stworzyć.
5. Aby wygenerować mapę pamięci File (.map), włącz opcję Utwórz mapę pamięci File (Automatycznie generuj dane wyjściowe_file.mapa). Plik .map zawiera adresy CFM i UFM z ustawieniami ICB, które można ustawić za pomocą opcji Option/Boot Info.
6.  Aby wygenerować surowe dane programistyczne (.rpd), włącz opcję Utwórz dane konfiguracyjne RPD (Generuj dane wyjściowefile_auto.rpd).
   Za pomocą Mapy Pamięci File, możesz łatwo zidentyfikować dane dla każdego bloku funkcjonalnego w pliku .rpd file. Można także wyodrębnić dane flash dla narzędzi programistycznych innych firm lub zaktualizować konfigurację lub dane użytkownika poprzez adres IP Flash Altera On-Chip.
7. Plik .sof można dodać poprzez wejście files do konwersji listy i możesz dodać maksymalnie dwa pliki .sof files.
   • Na potrzeby zdalnej aktualizacji systemu możesz zachować oryginalne dane strony 0 w pliku .pof i zastąpić dane strony 1 nowym plikiem .sof file. Aby to wykonać, musisz dodać plik .pof file w takim razie na stronie 0
     dodaj stronę .sof, a następnie dodaj nowy plik .sof file Do
8. Po skonfigurowaniu wszystkich ustawień kliknij opcję Generuj, aby wygenerować powiązane programy file.

Programowanie QSPI

Aby zaprogramować kod aplikacji Nios II w pamięci flash QSPI, wykonaj następujące kroki:

1. W zestawie deweloperskim MAX 10 FPGA przełącz MAX10_BYPASSn na 0, aby ominąć wbudowane urządzenie VTAP (MAX II).
2. Podłącz kabel do pobierania Intel FPGA (wcześniej USB Blaster) do złącza JTAG chodnikowiec.
3. W oknie Programista kliknij opcję Konfiguracja sprzętu i wybierz opcję USB Blaster.
4. Na liście Tryb wybierz JTAG.
5. Kliknij przycisk Automatyczne wykrywanie w lewym okienku.
6. Wybierz urządzenie, które chcesz zaprogramować i kliknij Dodaj File.
7. Wybierz plik pfl.sof.
8. Kliknij Start, aby rozpocząć programowanie.
9. Po pomyślnym zakończeniu programowania, bez wyłączania płytki, ponownie kliknij przycisk Auto Detect w lewym panelu. W oknie programatora pojawi się pamięć flash QSPI_512Mb.
10. Wybierz urządzenie QSPI i kliknij Dodaj File.
11. Wybierz plik .pof file wygenerowany wcześniej z .hex file.
12. Kliknij Start, aby rozpocząć programowanie pamięci flash QSPI.

Programowanie FPGA z obrazem początkowym przy użyciu JTAG

Musisz zaprogramować plik app1.pof w FPGA jako początkowy obraz urządzenia. Aby zaprogramować plik app1.pof w układzie FPGA, wykonaj następujące kroki:

1. W oknie Programista kliknij opcję Konfiguracja sprzętu i wybierz opcję USB Blaster.
2. Na liście Tryb wybierz JTAG.
3. Kliknij przycisk Automatyczne wykrywanie w lewym okienku.
4. Wybierz urządzenie, które chcesz zaprogramować i kliknij Dodaj File.
5. Wybierz plik app1.pof.
6. Kliknij Start, aby rozpocząć programowanie.

Aktualizacja obrazu i wywołanie rekonfiguracji za pomocą UART

Aby zdalnie skonfigurować zestaw deweloperski MAX10 FPGA, wykonaj następujące kroki:

1. Notatka: Zanim zaczniesz, upewnij się, że:
   • pin CONFIG_SEL na płycie jest ustawiony na 0
   • port UART twojej płyty jest podłączony do twojego komputera
   • Otwórz plik Remote Terminal.exe, co spowoduje otwarcie interfejsu terminala zdalnego.
2. Kliknij Ustawienia, a pojawi się okno ustawień portu szeregowego.
3. Ustaw parametry terminala zdalnego tak, aby odpowiadały ustawieniom UART wybranym w rdzeniu IP Quartus II UART. Po zakończeniu ustawień kliknij OK.
4. Naciśnij przycisk nCONFIG na zestawie deweloperskim lub wpisz 1 w polu tekstowym Wyślij, a następnie naciśnij Enter.
   • Na terminalu pojawi się lista opcji do wyboru, jak pokazano poniżej:
   • Notatka: Aby wybrać operację, wpisz numer w polu tekstowym Wyślij, a następnie naciśnij Enter.
5. Aby zaktualizować obraz aplikacji 1 obrazem aplikacji 2, wybierz operację 2. Zostaniesz poproszony o wpisanie adresu początkowego i końcowego CFM1 i CFM2.
   • Notatka: Adres pokazany na mapie file obejmuje ustawienia ICB, CFM i UFM, ale Altera On-Chip
   • Flash IP może uzyskać dostęp tylko do CFM i UFM. W związku z tym istnieje przesunięcie adresu pomiędzy adresem pokazanym na mapie file i okno parametrów Altera On-Chip Flash IP.
6. Wprowadź adres w oparciu o adres określony w oknie parametrów Altera On-Chip Flash IP.
   • Kasowanie rozpocznie się automatycznie po wprowadzeniu adresu końcowego.
7. Po pomyślnym kasowaniu zostaniesz poproszony o wprowadzenie pliku programowania .rpd file dla obrazu aplikacji 2.
   • Aby przesłać obraz, kliknij WyślijFile , a następnie wybierz plik .rpd zawierający tylko obraz aplikacji 2 i kliknij Otwórz.
   • Notatka: Oprócz obrazu aplikacji 2 możesz użyć dowolnego nowego obrazu, który chcesz zaktualizować w urządzeniu.
   • Proces aktualizacji rozpocznie się bezpośrednio, a jego postęp będziesz mógł monitorować za pomocą terminala. W menu operacji pojawi się komunikat Gotowe i możesz teraz wybrać następną operację.
8. Aby wywołać rekonfigurację, wybierz operację 4. Możesz zaobserwować zachowanie diody LED wskazujące inny obraz załadowany do urządzenia.

Obraz	Stan diody LED (aktywny, niski)
Obraz fabryczny	01010
Obraz aplikacji 1	10101
Obraz aplikacji 2	01110

Historia rewizji dokumentu

Data	Wersja	Zmiany
Luty 2017	2017.02.21	Zmiana nazwy na Intel.
Czerwiec 2015	2015.06.15	Pierwsze wydanie.

Dokumenty / Zasoby

Urządzenia intel MAX 10 FPGA przez UART z procesorem Nios II [plik PDF] Instrukcja użytkownika MAX 10 urządzeń FPGA przez UART z procesorem Nios II, MAX 10 urządzeń FPGA, przez UART z procesorem Nios II, przez UART, procesor Nios II UART, Nios II, procesor UART

Odniesienia

• Instrukcja obsługi