გარე მეხსიერების ინტერფეისები Intel Stratix 10 FPGA IP დიზაინი მაგample
დიზაინი მაგampსწრაფი დაწყების სახელმძღვანელო გარე მეხსიერების ინტერფეისებისთვის Intel® Stratix® 10 FPGA IP
ახალი ინტერფეისი და უფრო ავტომატიზირებული დიზაინი ეგample flow ხელმისაწვდომია Intel® Stratix® 10 გარე მეხსიერების ინტერფეისებისთვის. ყოფილიample Designs ჩანართი პარამეტრების რედაქტორში საშუალებას გაძლევთ მიუთითოთ სინთეზისა და სიმულაციის შექმნა file კომპლექტი, რომელიც შეგიძლიათ გამოიყენოთ თქვენი EMIF IP-ის დასადასტურებლად. თქვენ შეგიძლიათ შექმნათ ყოფილიampშეიმუშავეთ სპეციალურად Intel FPGA განვითარების ნაკრებისთვის, ან ნებისმიერი EMIF IP-სთვის, რომელსაც თქვენ გენერირებთ.
სურათი 1. ზოგადი დიზაინი მაგampსამუშაო ნაკადები
სურათი 2. EMIF-ის გენერირება მაგampდიზაინი Intel Stratix 10 განვითარების ნაკრებით
EMIF პროექტის შექმნა
Intel Quartus® Prime პროგრამული უზრუნველყოფის 17.1 და უფრო ახალი ვერსიისთვის, თქვენ უნდა შექმნათ Intel Quartus Prime პროექტი EMIF IP-ს და დიზაინის ex გენერირებამდე.ampლე.
- გაუშვით Intel Quartus Prime პროგრამული უზრუნველყოფა და აირჩიეთ File ➤ ახალი პროექტის ოსტატი. დააწკაპუნეთ შემდეგი.
- მიუთითეთ დირექტორია და nme პროექტისთვის, რომლის შექმნაც გსურთ. დააწკაპუნეთ შემდეგი.
- დარწმუნდით, რომ არჩეულია ცარიელი პროექტი. ორჯერ დააწკაპუნეთ შემდეგი.
- სახელის ფილტრის ქვეშ აკრიფეთ მოწყობილობის ნაწილის ნომერი.
- ხელმისაწვდომი მოწყობილობების განყოფილებაში აირჩიეთ შესაბამისი მოწყობილობა.
- დააწკაპუნეთ Finish.
EMIF IP-ის გენერირება და კონფიგურაცია
შემდეგი ნაბიჯები ასახავს EMIF IP-ის გენერირებას და კონფიგურაციას. ეს მიმოხილვა ქმნის DDR4 ინტერფეისს, მაგრამ ნაბიჯები მსგავსია სხვა პროტოკოლებისთვის.
- IP კატალოგის ფანჯარაში აირჩიეთ Intel Stratix 10 გარე მეხსიერების ინტერფეისები. (თუ IP კატალოგის ფანჯარა არ ჩანს, აირჩიეთ View ➤ კომუნალური Windows ➤ IP კატალოგი.)
- IP პარამეტრის რედაქტორში მიუთითეთ ერთეულის სახელი EMIF IP-სთვის (სახელი, რომელიც თქვენ აქ მიუთითეთ, ხდება file სახელი IP-სთვის) და მიუთითეთ დირექტორია. დააწკაპუნეთ შექმნა.
- პარამეტრების რედაქტორს აქვს მრავალი ჩანართი, სადაც უნდა დააკონფიგურიროთ პარამეტრები თქვენი EMIF განხორციელების ასახვისთვის:
Intel Stratix 10 EMIF პარამეტრის რედაქტორის სახელმძღვანელო მითითებები
ცხრილი 1. EMIF პარამეტრის რედაქტორის სახელმძღვანელო მითითებები
| პარამეტრის რედაქტორის ჩანართი | გაიდლაინები |
| გენერალი | დარწმუნდით, რომ შემდეგი პარამეტრები სწორად არის შეყვანილი:
• მოწყობილობის სიჩქარის შეფასება. • მეხსიერების საათის სიხშირე. • PLL საცნობარო საათის სიხშირე. |
| მეხსიერება | • იხილეთ თქვენი მეხსიერების მოწყობილობის მონაცემთა ფურცელი, რომ შეიყვანოთ პარამეტრები მასზე მეხსიერება ჩანართი.
• ასევე უნდა შეიყვანოთ ALERT# პინის კონკრეტული მდებარეობა. (გამოიყენება მხოლოდ DDR4 მეხსიერების პროტოკოლზე.) |
| მემ I/O | • პროექტის პირველადი გამოკვლევებისთვის, შეგიძლიათ გამოიყენოთ ნაგულისხმევი პარამეტრები
Mem I/O ჩანართი. • დიზაინის გაფართოებული ვალიდაციისთვის, თქვენ უნდა შეასრულოთ დაფის სიმულაცია, რათა მიიღოთ ოპტიმალური დასრულების პარამეტრები. |
| FPGA I/O | • პროექტის პირველადი გამოკვლევებისთვის, შეგიძლიათ გამოიყენოთ ნაგულისხმევი პარამეტრები
FPGA I/O ჩანართი. • დიზაინის გაფართოებული ვალიდაციისთვის, თქვენ უნდა შეასრულოთ დაფის სიმულაცია ასოცირებულ IBIS მოდელებთან, რათა აირჩიოთ შესაბამისი I/O სტანდარტები. |
| მემ დრო | • პროექტის პირველადი გამოკვლევებისთვის, შეგიძლიათ გამოიყენოთ ნაგულისხმევი პარამეტრები
მემ დრო ჩანართი. • დიზაინის გაფართოებული ვალიდაციისთვის, თქვენ უნდა შეიყვანოთ პარამეტრები თქვენი მეხსიერების მოწყობილობის მონაცემთა ფურცლის მიხედვით. |
| გამგეობა | • პროექტის პირველადი გამოკვლევებისთვის, შეგიძლიათ გამოიყენოთ ნაგულისხმევი პარამეტრები
გამგეობა ჩანართი. • დიზაინის გაფართოებული ვალიდაციისა და ზუსტი დროის დახურვისთვის, თქვენ უნდა შეასრულოთ დაფის სიმულაცია, რათა მიიღოთ ზუსტი ინტერსიმბოლური ჩარევა (ISI)/ჯვარედინი და დაფის და პაკეტის დახრილობის ინფორმაცია და შეიყვანოთ იგი გამგეობა ჩანართი. |
| კონტროლერი | დააყენეთ კონტროლერის პარამეტრები თქვენი მეხსიერების კონტროლერისთვის სასურველი კონფიგურაციისა და ქცევის მიხედვით. |
| დიაგნოსტიკა | შეგიძლიათ გამოიყენოთ პარამეტრები დიაგნოსტიკა ჩანართი დაგეხმარებათ თქვენი მეხსიერების ინტერფეისის ტესტირებასა და გამართვაში. |
| Exampდიზაინი | The Exampდიზაინი ჩანართი საშუალებას გაძლევთ შექმნათ დიზაინი examples სინთეზისთვის და სიმულაციისთვის. გენერირებული დიზაინი მაგample არის სრული EMIF სისტემა, რომელიც შედგება EMIF IP-სა და დრაივერისგან, რომელიც წარმოქმნის შემთხვევით ტრაფიკს მეხსიერების ინტერფეისის დასადასტურებლად. |
ცალკეულ პარამეტრებზე დეტალური ინფორმაციისთვის იხილეთ თქვენი მეხსიერების პროტოკოლის შესაბამისი თავი Intel Stratix 10 გარე მეხსიერების ინტერფეისების IP მომხმარებლის სახელმძღვანელოში.
სინთეზირებადი EMIF დიზაინის გენერირება მაგample
Intel Stratix 10-ის განვითარების ნაკრებისთვის საკმარისია Intel Stratix 10 EMIF IP პარამეტრების უმეტესობის დატოვება ნაგულისხმევ მნიშვნელობებზე. სინთეზირებადი დიზაინის გენერირება მაგampმიჰყევით ამ ნაბიჯებს:
- დიაგნოსტიკის ჩანართზე ჩართეთ EMIF Debug Toolkit/On-Chip Debug Port და In-System-Sources-and-Probes, რათა უზრუნველყოთ წვდომა გამართვის ხელმისაწვდომ ფუნქციებზე.
- ყოფილზეampჩანართზე Designs, დარწმუნდით, რომ Synthesis-ის ყუთი მონიშნულია.
- დააკონფიგურირეთ EMIF IP და დააჭირეთ Generate Exampდიზაინი ფანჯრის ზედა მარჯვენა კუთხეში.
- მიუთითეთ დირექტორია EMIF დიზაინისთვის მაგample და დააწკაპუნეთ OK. EMIF დიზაინის წარმატებული თაობა ყოფილიample ქმნის შემდეგს fileდაყენებულია qii დირექტორიაში.
სურათი 3. გენერირებული სინთეზირებადი დიზაინი მაგample File სტრუქტურა
შენიშვნა: თუ არ აირჩიეთ სიმულაციის ან სინთეზის ჩამრთველი, დანიშნულების დირექტორიაში იქნება პლატფორმის დიზაინერის დიზაინი files, რომლებიც არ არის შედგენილი უშუალოდ Intel Quartus Prime პროგრამული უზრუნველყოფის მიერ, მაგრამ შეიძლება იყოს viewრედაქტირებული ან რედაქტირებულია პლატფორმის დიზაინერის ქვეშ. ამ სიტუაციაში შეგიძლიათ აწარმოოთ შემდეგი ბრძანებები სინთეზისა და სიმულაციის შესაქმნელად file კომპლექტი.
- კომპილირებადი პროექტის შესაქმნელად, თქვენ უნდა გაუშვათ quartus_sh -t make_qii_design.tcl სკრიპტი დანიშნულების დირექტორიაში.
- სიმულაციური პროექტის შესაქმნელად, თქვენ უნდა გაუშვათ quartus_sh -t make_sim_design.tcl სკრიპტი დანიშნულების დირექტორიაში.
დაკავშირებული ინფორმაცია
- სინთეზი მაგampდიზაინი მე-19 გვერდზე
- Intel Stratix 10 EMIF IP პარამეტრის აღწერა DDR3-ისთვის
- Intel Stratix 10 EMIF IP პარამეტრის აღწერა DDR4-ისთვის
- Intel Stratix 10 EMIF IP პარამეტრის აღწერა QDRII/II+/Xtreme-სთვის
- Intel Stratix 10 EMIF IP პარამეტრის აღწერა QDR-IV-ისთვის
- Intel Stratix 10 EMIF IP პარამეტრის აღწერა RLDRAM 3-ისთვის
EMIF Design Exampსიმულაციისთვის
Intel Stratix 10-ის განვითარების ნაკრებისთვის საკმარისია Intel Stratix 10 EMIF IP პარამეტრების უმეტესობის დატოვება ნაგულისხმევ მნიშვნელობებზე. დიზაინის გენერირებისთვის მაგampლე ამისთვის
სიმულაცია, მიჰყევით ამ ნაბიჯებს:
- დიაგნოსტიკის ჩანართზე შეგიძლიათ აირჩიოთ კალიბრაციის ორ რეჟიმს შორის: Skip Calibration და Full Calibration. (ამ რეჟიმების შესახებ დეტალებისთვის იხილეთ Simulation Versus Hardware Implementation, მოგვიანებით ამ თავში.) სიმულაციის დროის შესამცირებლად აირჩიეთ Abstract PHY სწრაფი სიმულაციისთვის.
- ყოფილზეampჩანართზე Designs, დარწმუნდით, რომ Simulation ყუთი მონიშნულია. ასევე აირჩიეთ სიმულაციის საჭირო HDL ფორმატი, Verilog ან VHDL.
- დააკონფიგურირეთ EMIF IP და დააჭირეთ Generate Exampდიზაინი ფანჯრის ზედა მარჯვენა კუთხეში.
- მიუთითეთ დირექტორია EMIF დიზაინისთვის მაგample და დააწკაპუნეთ OK.
EMIF დიზაინის წარმატებული თაობა ყოფილიample ქმნის მრავალჯერადი file კომპლექტი სხვადასხვა მხარდაჭერილი სიმულატორებისთვის, sim/ed_sim დირექტორიაში.
სურათი 4. გენერირებული სიმულაციის დიზაინი მაგample File სტრუქტურა
შენიშვნა: თუ არ აირჩევთ სიმულაციის ან სინთეზის ჩამრთველს, დანიშნულების დირექტორიაში იქნება პლატფორმის დიზაინერის დიზაინი files, რომლებიც არ არის შედგენილი უშუალოდ Intel Quartus Prime პროგრამული უზრუნველყოფის მიერ, მაგრამ შეიძლება იყოს viewრედაქტირებული ან რედაქტირებულია პლატფორმის დიზაინერის ქვეშ. ამ სიტუაციაში შეგიძლიათ აწარმოოთ შემდეგი ბრძანებები სინთეზისა და სიმულაციის შესაქმნელად file კომპლექტი.
- კომპილირებადი პროექტის შესაქმნელად, თქვენ უნდა გაუშვათ quartus_sh -t make_qii_design.tcl სკრიპტი დანიშნულების დირექტორიაში.
- სიმულაციური პროექტის შესაქმნელად, თქვენ უნდა გაუშვათ quartus_sh -t make_sim_design.tcl სკრიპტი დანიშნულების დირექტორიაში.
დაკავშირებული ინფორმაცია
• სიმულაცია მაგampდიზაინი ჩართულია
• Intel Stratix 10 EMIF IP – მეხსიერების IP სიმულაცია
• Simulation Versus Hardware Implementation on
სიმულაცია ტექნიკის დანერგვის წინააღმდეგ
გარე მეხსიერების ინტერფეისის სიმულაციისთვის, შეგიძლიათ აირჩიოთ კალიბრაციის გამოტოვება ან სრული დაკალიბრება დიაგნოსტიკის ჩანართზე IP გენერირების დროს.
EMIF სიმულაციური მოდელები
ეს ცხრილი ადარებს გამოტოვების კალიბრაციის და სრული კალიბრაციის მოდელების მახასიათებლებს.
ცხრილი 2. EMIF სიმულაციური მოდელები: გამოტოვების კალიბრაცია სრული კალიბრაციის წინააღმდეგ
| გამოტოვეთ კალიბრაცია | სრული კალიბრაცია |
| სისტემის დონის სიმულაცია ფოკუსირებული მომხმარებლის ლოგიკაზე. | მეხსიერების ინტერფეისის სიმულაცია, რომელიც ფოკუსირებულია კალიბრაციაზე. |
| კალიბრაციის დეტალები არ არის დაფიქსირებული. | იჭერს ყველა სtagკალიბრაციის es. |
| აქვს მონაცემთა შენახვისა და აღდგენის უნარი. | მოყვება ნიველირება, თითო ბიტიანი დესკოპ და ა.შ. |
| წარმოადგენს ზუსტ ეფექტურობას. | |
| არ განიხილავს დაფის დახრილობას. | |
RTL სიმულაცია ტექნიკის დანერგვის წინააღმდეგ
ეს ცხრილი ხაზს უსვამს ძირითად განსხვავებებს EMIF სიმულაციასა და აპარატურის განხორციელებას შორის.
ცხრილი 3. EMIF RTL სიმულაცია აპარატურის დანერგვის წინააღმდეგ
| RTL სიმულაცია | ტექნიკის დანერგვა |
| Nios® ინიციალიზაცია და კალიბრაციის კოდი შესრულებულია პარალელურად. | Nios ინიციალიზაცია და კალიბრაციის კოდი სრულდება თანმიმდევრობით. |
| ინტერფეისები ამტკიცებენ cal_done სიგნალის სიგნალს ერთდროულად სიმულაციაში. | ფიტერ ოპერაციები განსაზღვრავს კალიბრაციის თანმიმდევრობას და ინტერფეისები არ ამტკიცებენ cal_done-ს ერთდროულად. |
თქვენ უნდა აწარმოოთ RTL სიმულაციები თქვენი დიზაინის აპლიკაციისთვის ტრაფიკის შაბლონებზე დაყრდნობით. გაითვალისწინეთ, რომ RTL სიმულაცია არ ახდენს PCB კვალის დაყოვნების მოდელირებას, რამაც შეიძლება გამოიწვიოს შეუსაბამობა RTL სიმულაციასა და აპარატურის დანერგვას შორის.
გარე მეხსიერების ინტერფეისის IP მოდელირება ModelSim-ით
ეს პროცედურა გვიჩვენებს, თუ როგორ უნდა მოახდინოს EMIF დიზაინის სიმულაციაampლე.
- გაუშვით Mentor Graphics* ModelSim პროგრამული უზრუნველყოფა და აირჩიეთ File ➤ შეცვალეთ დირექტორია. გადადით sim/ed_sim/mentor დირექტორიაში გენერირებული დიზაინის example საქაღალდე.
- დარწმუნდით, რომ ტრანსკრიპტის ფანჯარა ნაჩვენებია ეკრანის ბოლოში. თუ ტრანსკრიპტის ფანჯარა არ ჩანს, აჩვენეთ იგი დაწკაპუნებით View ➤ ტრანსკრიპტი.
- ტრანსკრიპტის ფანჯარაში გაუშვით წყარო msim_setup.tcl.
- მას შემდეგ, რაც წყარო msim_setup.tcl დაასრულებს გაშვებას, გაუშვით ld_debug ტრანსკრიპტის ფანჯარაში.
- მას შემდეგ რაც ld_debug გაშვებას დაასრულებს, დარწმუნდით, რომ ნაჩვენებია ობიექტების ფანჯარა. თუ ობიექტების ფანჯარა არ ჩანს, აჩვენეთ იგი დაწკაპუნებით View ➤ ობიექტები.
- ობიექტების ფანჯარაში აირჩიეთ სიგნალები, რომელთა სიმულაციაც გსურთ მარჯვენა დაწკაპუნებით და აირჩიეთ Add Wave.
- სიმულაციისთვის სიგნალების არჩევის დასრულების შემდეგ, VTranscript ფანჯარაში შეასრულეთ run -all. სიმულაცია გადის მის დასრულებამდე.
- თუ სიმულაცია არ ჩანს, დააწკაპუნეთ View ➤ ტალღა.
დაკავშირებული ინფორმაცია
Intel Stratix 10 EMIF IP - მეხსიერების IP სიმულაცია
Pin Placement Intel Stratix 10 EMIF IP-სთვის
ამ თემაში მოცემულია ინსტრუქციები ქინძისთავის განთავსებისთვის.
დასრულდაview
Intel Stratix 10 FPGA-ებს აქვთ შემდეგი სტრუქტურა:
- თითოეული მოწყობილობა შეიცავს 2-დან 3 I/O სვეტს შორის.
- თითოეული I/O სვეტი შეიცავს 12-მდე I/O ბანკს.
- თითოეული I/O ბანკი შეიცავს 4 ზოლს.
- თითოეული ხაზი შეიცავს 12 ზოგადი დანიშნულების I/O (GPIO) პინს.
პინის ზოგადი მითითებები
შემდეგი პუნქტები შეიცავს ზოგად ინსტრუქციას:
- დარწმუნდით, რომ ქინძისთავები მოცემული გარე მეხსიერების ინტერფეისისთვის მდებარეობს ერთ I/O სვეტში.
- ინტერფეისები, რომლებიც მოიცავს რამდენიმე ბანკს, უნდა აკმაყოფილებდეს შემდეგ მოთხოვნებს:
- ბანკები უნდა იყოს ერთმანეთის მიმდებარედ. მიმდებარე ბანკების შესახებ ინფორმაციისთვის იხილეთ Intel Stratix 10 გარე მეხსიერების ინტერფეისების IP მომხმარებლის სახელმძღვანელო.
- მისამართი და ბრძანების ბანკი უნდა იყოს ცენტრალურ ბანკში, რათა შემცირდეს შეყოვნება. თუ მეხსიერების ინტერფეისი იყენებს ბანკების ლუწი რაოდენობას, მისამართების და ბრძანების ბანკი შეიძლება იყოს ორივე ცენტრალურ ბანკში.
- გამოუყენებელი ქინძისთავები შეიძლება გამოყენებულ იქნას როგორც ზოგადი დანიშნულების I/O ქინძისთავები.
- ყველა მისამართი და ბრძანება და დაკავშირებული პინები უნდა იყოს ერთ ბანკში.
- მისამართს და ბრძანებას და მონაცემთა პინებს შეუძლიათ ბანკის გაზიარება შემდეგი პირობებით:
- მისამართი და ბრძანება და მონაცემთა პინები ვერ იზიარებს I/O ზოლს.
- მხოლოდ გამოუყენებელი I/O ზოლი მისამართებსა და ბრძანების ბანკში შეიძლება გამოყენებულ იქნას მონაცემთა ქინძისთავებისთვის.
ცხრილი 4. პინის ზოგადი შეზღუდვები
| სიგნალის ტიპი | შეზღუდვა |
| მონაცემთა სტრობი | ყველა სიგნალი, რომელიც ეკუთვნის DQ ჯგუფს, უნდა იყოს იმავე I/O ზოლში. |
| მონაცემები | დაკავშირებული DQ პინები უნდა იყოს იმავე I/O ზოლში. პროტოკოლებისთვის, რომლებიც არ უჭერენ მხარს ორმხრივ მონაცემთა ხაზებს, წაკითხვის სიგნალები უნდა დაჯგუფდეს ჩაწერის სიგნალებისგან განცალკევებით. |
| მისამართი და ბრძანება | მისამართი და ბრძანების პინები უნდა იყოს წინასწარ განსაზღვრულ ადგილებში I/O ბანკში. |
მიმდებარე ბანკები
იმისათვის, რომ ბანკები ჩაითვალოს მეზობლად, ისინი უნდა ცხოვრობდნენ იმავე I/O სვეტში. იმის დასადგენად, არის თუ არა ბანკები მეზობლად, იხილეთ მოდულური I/O ბანკების მდებარეობა და პინების რაოდენობა Stratix 10 Devices განყოფილებაში, რომელიც მდებარეობს Stratix 10 ზოგადი დანიშნულების I-ში. /ო
მომხმარებლის სახელმძღვანელო.
Stratix 10 ზოგადი დანიშნულების I/O მომხმარებლის სახელმძღვანელოში ცხრილებზე მითითებისას, უსაფრთხოდ შეიძლება ვივარაუდოთ, რომ ყველა ნაჩვენები ბანკი მეზობელია, გარდა იმ შემთხვევისა, როდესაც არ არის სიმბოლო „–“; სიმბოლო „–“ მიუთითებს იმაზე, რომ ბანკი არ არის შეფუთული პაკეტისთვის.
Pin დავალებები
ყველა EMIF I/O პინების მდებარეობის დასადგენად, უნდა მიუთითოთ თქვენი მოწყობილობის პინების ცხრილი. პინის ცხრილზე მითითებისას მოწოდებულია ბანკის ნომრები, I/O ბანკის ინდექსები და პინების სახელები. შეგიძლიათ იპოვოთ პინის ინდექსები მისამართისა და ბრძანების პინებისთვის Stratix 10 სქემის ცხრილში, რომელიც მდებარეობს Intel FPGA-ზე. webსაიტი. თქვენ შეგიძლიათ შეასრულოთ ქინძისთავები სხვადასხვა გზით. რეკომენდირებული მიდგომა არის ხელით შეზღუდოთ ზოგიერთი ინტერფეისის სიგნალი და მიეცით Intel Quartus Prime Fitter-ს ნება დართოთ დანარჩენი. ეს მეთოდი შედგება პინის ცხრილების კონსულტაციისგან, რათა იპოვოთ ზოგიერთი ინტერფეისის ქინძისთავის იურიდიული პოზიციები და მინიჭება მათ .qsf-ის საშუალებით. file რომელიც გენერირებულია EMIF დიზაინით exampლე. I/O განლაგების ამ მეთოდისთვის თქვენ უნდა შეზღუდოთ შემდეგი სიგნალები:
- CK0
- ერთი DQS პინი ჯგუფში
- PLL საცნობარო საათი
- RZQ
ზემოაღნიშნული შეზღუდვებიდან გამომდინარე, Intel Quartus Prime Fitter ატრიალებს ქინძისთავებს თითოეულ ზოლში საჭიროებისამებრ. შემდეგი სურათი ასახავს ყოფილსampქინძისთავები DDR3 x72 ინტერფეისისთვის შემდეგი არჩევანით:
- მისამართი და ბრძანების პინი მოთავსებულია ბანკში 2M და მოითხოვს 3 ზოლს.
- CK0 შეზღუდულია პინი 8-ით ბანკში 2M.
- PLL საცნობარო საათის ქინძისთავები შემოიფარგლება 24 და 25 ქინძისთავებით ბანკში 2M.
- RZQ შეზღუდულია პინი 26-ით ბანკში 2M.
- მონაცემები მოთავსებულია ბანკებში 2N, 2M და 2L და საჭიროებს 9 ზოლს.
- DQS ჯგუფები 1-4 მოთავსებულია ბანკში 2N.
- DQS ჯგუფი 0 მოთავსებულია ბანკში 2M.
- DQS ჯგუფები 5-8 მოთავსებულია ბანკში 2L.
სურათი 5. პინის დავალებები მაგample: DDR3 x73 ინტერფეისი
ამ ყოფილშიample, იმისათვის, რომ CK0 შეზღუდოთ 8-ზე 2M ბანკში, თქვენ დაამატებთ შემდეგ ხაზს .qsf-ში fileშესაბამისი პინის ცხრილის საფუძველზე:
ზემოაღნიშნული პინის მინიჭების ფორმატი შეიძლება გამოყენებულ იქნას ყველა პინზე:
დაკავშირებული ინფორმაცია
- მოდულური I/O ბანკები Intel Stratix 10 მოწყობილობებში
- Intel Stratix 10 EMIF IP DDR3
- Intel Stratix 10 EMIF IP DDR4-ისთვის
- Intel Stratix 10 EMIF IP QDRII/II+/Xtreme-სთვის
- Intel Stratix 10 EMIF IP QDR-IV-ისთვის
- Intel Stratix 10 EMIF IP RLDRAM 3-ისთვის
შედგენა და დაპროგრამება Intel Stratix 10 EMIF Design Example
მას შემდეგ რაც გააკეთებთ საჭირო პინების დავალებებს .qsf-ში file, შეგიძლიათ შეადგინოთ დიზაინი ყოფილიampეს არის Intel Quartus Prime პროგრამული უზრუნველყოფაში.
- გადადით Intel Quartus Prime საქაღალდეში, რომელიც შეიცავს დიზაინი exampდირექტორია.
- გახსენით Intel Quartus Prime პროექტი file, (.qpf).
- კომპილაციის დასაწყებად დააჭირეთ დამუშავებას ➤ შედგენის დაწყებას. შედგენის წარმატებით დასრულება წარმოშობს .სოფ file, რომელიც საშუალებას აძლევს დიზაინს იმუშაოს აპარატურაზე.
- თქვენი მოწყობილობის კომპილირებული დიზაინის დასაპროგრამებლად, გახსენით პროგრამისტი Tools ➤ Programmer-ზე დაწკაპუნებით.
- პროგრამისტში დააწკაპუნეთ Auto Detect მხარდაჭერილი მოწყობილობების გამოსავლენად.
- აირჩიეთ Intel Stratix 10 მოწყობილობა და შემდეგ აირჩიეთ Change File.
- გადადით გენერირებულ ed_synth.sof-ზე file და აირჩიეთ გახსნა.
- დააწკაპუნეთ დაწყებაზე Intel Stratix 10 მოწყობილობის პროგრამირების დასაწყებად. როდესაც მოწყობილობა წარმატებით დაპროგრამებულია, პროგრესის ზოლი ფანჯრის ზედა მარჯვენა მხარეს უნდა მიუთითებდეს 100% (წარმატებული).
Intel Stratix 10 EMIF Design Example
EMIF Debug Toolkit ხელმისაწვდომია გარე მეხსიერების ინტერფეისის დიზაინის გამართვაში დასახმარებლად. ხელსაწყოების ნაკრები საშუალებას გაძლევთ აჩვენოთ წაკითხვისა და წერის მინდვრები და შექმნათ თვალის დიაგრამები. Intel Stratix 10-ის განვითარების ნაკრების დაპროგრამების შემდეგ, შეგიძლიათ შეამოწმოთ მისი მოქმედება EMIF Debug Toolkit-ის გამოყენებით.
- EMIF Debug Toolkit-ის გასაშვებად გადადით ინსტრუმენტებზე ➤ სისტემის გამართვის ინსტრუმენტები ➤ გარე მეხსიერების ინტერფეისის ხელსაწყოების ნაკრები.
- დააჭირეთ კავშირების ინიცირებას.
- დააწკაპუნეთ პროექტის მიბმა მოწყობილობასთან. ჩნდება ფანჯარა; გადაამოწმეთ, რომ სწორი მოწყობილობაა არჩეული და სწორი .სოფ file შერჩეულია.
- დააჭირეთ მეხსიერების ინტერფეისის კავშირის შექმნას. მიიღეთ ნაგულისხმევი პარამეტრები OK-ზე დაწკაპუნებით.
Intel Stratix 10-ის განვითარების ნაკრები ახლა დაყენებულია EMIF Debug Toolkit-ით ფუნქციონირებისთვის და შეგიძლიათ შექმნათ რომელიმე შემდეგი მოხსენება შესაბამის ვარიანტზე ორჯერ დაწკაპუნებით:
- ხელახლა გაუშვით კალიბრაცია. აწარმოებს კალიბრაციის ანგარიშს, რომელიც აჯამებს კალიბრაციის სტატუსს თითო DQ/DQS ჯგუფთან ერთად მინდვრებთან ერთად თითოეული DQ/DQS პინისთვის.
- მძღოლის მარგინა. აწარმოებს ანგარიშს, რომელიც აჯამებს წაკითხვისა და ჩაწერის მინდვრებს თითო I/O პინზე. ეს განსხვავდება კალიბრაციის ზღვრებისგან, რადგან მძღოლის მარგინა აღიქმება მომხმარებლის რეჟიმის მოძრაობის დროს და არა კალიბრაციის დროს
- შექმენით თვალის დიაგრამა. წარმოქმნის თვალის წაკითხვისა და ჩაწერის დიაგრამებს თითოეული DQ პინისთვის, კალიბრაციის მონაცემების შაბლონებზე დაყრდნობით.
- დაკალიბრება შეწყვეტა. ასუფთავებს შეწყვეტის სხვადასხვა მნიშვნელობებს და აცნობებს ზღვრებს, რომლებსაც თითოეული შეწყვეტის მნიშვნელობა უზრუნველყოფს. გამოიყენეთ ეს ფუნქცია მეხსიერების ინტერფეისის ოპტიმალური შეწყვეტის არჩევაში.
დაკავშირებული ინფორმაცია
Intel Stratix 10 EMIF IP გამართვა
დიზაინი მაგampგარე მეხსიერების ინტერფეისების აღწერა Intel Stratix 10 FPGA IP
თქვენი EMIF IP-ის პარამეტრიზაციისა და გენერირებისას, შეგიძლიათ მიუთითოთ, რომ სისტემა შექმნას დირექტორიები სიმულაციისა და სინთეზისთვის file ადგენს და წარმოქმნის file ადგენს ავტომატურად. თუ აირჩევთ სიმულაციას ან სინთეზს მაგample დიზაინი Fileს ყოფილზეampჩანართზე Designs, სისტემა ქმნის სრულ სიმულაციას file კომპლექტი ან სრული სინთეზი file კომპლექტი, თქვენი არჩევანის შესაბამისად.
სინთეზი მაგample დიზაინი
სინთეზი მაგampდიზაინი შეიცავს ძირითად ბლოკებს, რომლებიც ნაჩვენებია ქვემოთ მოცემულ ფიგურაში.
- მოძრაობის გენერატორი, რომელიც არის სინთეზირებადი Avalon®-MM exampდრაივერი, რომელიც ახორციელებს წაკითხვისა და ჩაწერის ფსევდო შემთხვევით შაბლონს მისამართების პარამეტრულ რაოდენობაზე. ტრაფიკის გენერატორი ასევე აკონტროლებს მეხსიერებიდან წაკითხულ მონაცემებს, რათა დარწმუნდეს, რომ ისინი ემთხვევა ჩაწერილ მონაცემებს და სხვაგვარად ამტკიცებს წარუმატებლობას.
- მეხსიერების ინტერფეისის მაგალითი, რომელიც მოიცავს:
- მეხსიერების კონტროლერი, რომელიც არეგულირებს Avalon-MM ინტერფეისსა და AFI ინტერფეისს შორის.
- PHY, რომელიც ემსახურება როგორც ინტერფეისს მეხსიერების კონტროლერსა და გარე მეხსიერების მოწყობილობებს შორის წაკითხვისა და ჩაწერის ოპერაციების შესასრულებლად.
სურათი 6. სინთეზი მაგample დიზაინი
თუ იყენებთ Ping Pong PHY ფუნქციას, სინთეზი მაგampდიზაინი მოიცავს ორ ტრაფიკის გენერატორს, რომლებიც გასცემენ ბრძანებებს ორ დამოუკიდებელ მეხსიერების მოწყობილობაზე ორი დამოუკიდებელი კონტროლერისა და საერთო PHY-ის მეშვეობით, როგორც ნაჩვენებია შემდეგ სურათზე.
სურათი 7. სინთეზი მაგampდიზაინი Ping Pong PHY-სთვის
თუ იყენებთ RLDRAM 3-ს, ტრაფიკის გენერატორი სინთეზში მაგample დიზაინი პირდაპირ კავშირშია PHY-თან AFI-ის გამოყენებით, როგორც ნაჩვენებია შემდეგ სურათზე.
სურათი 8. სინთეზი მაგampდიზაინი RLDRAM 3 ინტერფეისებისთვის
შენიშვნა: თუ PLL გაზიარების რეჟიმის, DLL გაზიარების რეჟიმის ან OCT გაზიარების რეჟიმის ერთი ან მეტი პარამეტრი დაყენებულია ნებისმიერ მნიშვნელობაზე, გარდა No Sharing, სინთეზიampდიზაინი შეიცავს ტრაფიკის გენერატორის/მეხსიერების ინტერფეისის ორ ინსტანციას. ტრაფიკის გენერატორის/მეხსიერების ინტერფეისის ორი შემთხვევა დაკავშირებულია მხოლოდ საერთო PLL/DLL/OCT კავშირებით, როგორც ეს განსაზღვრულია პარამეტრის პარამეტრებით. ტრაფიკის გენერატორის/მეხსიერების ინტერფეისის ინსტანციები აჩვენებს, თუ როგორ შეგიძლიათ გააკეთოთ ასეთი კავშირები თქვენს დიზაინში.
შენიშვნა: მესამე მხარის სინთეზის ნაკადი, როგორც აღწერილია Intel Quartus Prime Standard Edition-ის მომხმარებლის სახელმძღვანელოში: მესამე მხარის სინთეზი არ არის მხარდაჭერილი ნაკადი EMIF IP-სთვის.
დაკავშირებული ინფორმაცია
სინთეზირებადი EMIF დიზაინის გენერირება მაგampლე on
სიმულაცია მაგample დიზაინი
სიმულაცია ყოფილიampდიზაინი შეიცავს მთავარ ბლოკებს, რომლებიც ნაჩვენებია შემდეგ ფიგურაში.
- სინთეზის მაგალითი მაგampდიზაინი. როგორც წინა ნაწილში იყო აღწერილი, სინთეზი მაგample დიზაინი შეიცავს ტრაფიკის გენერატორს და მეხსიერების ინტერფეისის მაგალითს. ეს ბლოკები ნაგულისხმევია აბსტრაქტული სიმულაციის მოდელებზე, სადაც ეს შესაფერისია სწრაფი სიმულაციისთვის.
- მეხსიერების მოდელი, რომელიც მოქმედებს როგორც ზოგადი მოდელი, რომელიც იცავს მეხსიერების პროტოკოლის სპეციფიკაციებს. ხშირად, მეხსიერების გამყიდველები აწვდიან სიმულაციის მოდელებს მათი კონკრეტული მეხსიერების კომპონენტებისთვის, რომლებიც შეგიძლიათ ჩამოტვირთოთ მათგან webსაიტები.
- სტატუსის შემმოწმებელი, რომელიც აკონტროლებს სტატუსის სიგნალებს გარე მეხსიერების ინტერფეისის IP-დან და ტრაფიკის გენერატორიდან, რათა სიგნალი გაუწიოს საერთო უღელტეხილის მდგომარეობას.
სურათი 9. სიმულაცია მაგample დიზაინი
თუ იყენებთ Ping Pong PHY ფუნქციას, სიმულაცია ყოფილიampდიზაინი მოიცავს ორ ტრაფიკის გენერატორს, რომლებიც გასცემენ ბრძანებებს ორ დამოუკიდებელ მეხსიერების მოწყობილობაზე ორი დამოუკიდებელი კონტროლერისა და საერთო PHY-ის მეშვეობით, როგორც ნაჩვენებია შემდეგ სურათზე.
სურათი 10. სიმულაცია მაგampდიზაინი Ping Pong PHY-სთვის
თუ იყენებთ RLDRAM 3, ტრაფიკის გენერატორი სიმულაციაში ყოფილიample დიზაინი პირდაპირ კავშირშია PHY-თან AFI-ის გამოყენებით, როგორც ნაჩვენებია შემდეგ სურათზე.
სურათი 11. სიმულაცია მაგampდიზაინი RLDRAM 3 ინტერფეისებისთვის
დაკავშირებული ინფორმაცია
EMIF Design Example სიმულაციისთვის
Exampდიზაინის ინტერფეისის ჩანართი
პარამეტრის რედაქტორი მოიცავს Example Designs ჩანართი, რომელიც საშუალებას გაძლევთ პარამეტრიზაცია და გენერირება თქვენი ყოფილიample designs.l
ხელმისაწვდომია მაგampდიზაინის განყოფილება
აირჩიეთ დიზაინის ჩამოსაშლელი მენიუ საშუალებას გაძლევთ აირჩიოთ სასურველი ყოფილიampდიზაინი. ამჟამად, EMIF Example Design არის ერთადერთი ხელმისაწვდომი არჩევანი და არჩეულია ნაგულისხმევად.
დოკუმენტის შესწორების ისტორია გარე მეხსიერების ინტერფეისებისთვის Intel Stratix 10 FPGA IP Design Exampმომხმარებლის სახელმძღვანელო
| დოკუმენტის ვერსია | Intel Quartus Prime ვერსია | ცვლილებები |
| 2021.03.29 | 21.1 | • ში Exampდიზაინის სწრაფი დაწყება თავი, ამოღებულია მითითებები NCSim* სიმულატორზე. |
| 2018.09.24 | 18.1 | • განახლებული ფიგურები სინთეზირებადი EMIF დიზაინის გენერირება მაგample და EMIF Design Exampსიმულაციისთვის თემები. |
| 2018.05.07 | 18.0 | • დოკუმენტის სათაური შეიცვალა Intel Stratix 10 გარე მეხსიერების ინტერფეისები IP დიზაინი Exampმომხმარებლის სახელმძღვანელო რომ გარე მეხსიერების ინტერფეისები Intel Stratix 10 FPGA IP დიზაინი მაგampმომხმარებლის სახელმძღვანელო.
• შესწორებული პუნქტები დასრულდაview განყოფილება Pin Placement Intel Stratix 10 EMIF IP-სთვის თემა. |
| თარიღი | ვერსია | ცვლილებები |
| 2017 წლის ნოემბერი | 2017.11.06 | თავდაპირველი გამოშვება. |
ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
დოკუმენტები / რესურსები
 |
intel გარე მეხსიერების ინტერფეისები Intel Stratix 10 FPGA IP Design Example [pdf] მომხმარებლის სახელმძღვანელო გარე მეხსიერების ინტერფეისები Intel Stratix 10 FPGA IP დიზაინი მაგample, გარე, მეხსიერების ინტერფეისები Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP დიზაინი მაგample |
