Välismälu liidesed Intel Stratix 10 FPGA IP Design Example

Disain ntample Välismälu liideste kiirjuhend Intel® Stratix® 10 FPGA IP

Uus liides ja automatiseeritum disain, ntample flow on saadaval Intel® Stratix® 10 välismälu liideste jaoks. Example Designs vahekaart parameetriredaktoris võimaldab määrata sünteesi ja simulatsiooni loomise file komplektid, mida saate kasutada oma EMIFi IP kinnitamiseks. Saate luua endiseampspetsiaalselt Inteli FPGA arenduskomplekti või teie loodud mis tahes EMIF-i IP jaoks mõeldud disain.

Joonis 1. Üldine disain Näitample Töövood

Joonis 2. EMIF Example Disain Inteli Stratix 10 arenduskomplektiga

EMIF projekti loomine

Intel Quartus® Prime'i tarkvaraversiooni 17.1 ja uuemate versioonide puhul peate enne EMIF-i IP loomist ja kujunduse loomist looma Intel Quartus Prime'i projektiample.

1. Käivitage tarkvara Intel Quartus Prime ja valige File ➤ Uue projekti viisard. Klõpsake nuppu Edasi.
2. Määrake kataloog ja nme projekti jaoks, mida soovite luua. Klõpsake nuppu Edasi.
3. Veenduge, et valitud on Tühi projekt. Klõpsake kaks korda Next.
4. Tippige jaotises Nimefilter seadme osa number.
5. Valige jaotises Saadaolevad seadmed sobiv seade.
6. Klõpsake nuppu Lõpeta.

EMIFi IP genereerimine ja konfigureerimine

Järgmised sammud illustreerivad EMIFi IP loomist ja konfigureerimist. See ülevaade loob DDR4 liidese, kuid sammud on sarnased ka teiste protokollide puhul.

1. IP-kataloogi aknas valige Intel Stratix 10 välismälu liidesed. (Kui IP-kataloogi akent pole näha, valige View ➤ Windowsi utiliit ➤ IP-kataloog.)
2. Sisestage IP-parameetrite redaktoris EMIF-i IP-le olemi nimi (siin sisestatud nimi muutub file IP nimi) ja määrake kataloog. Klõpsake nuppu Loo.
3. Parameetriredaktoril on mitu vahekaarti, kus peate konfigureerima parameetrid, mis kajastavad teie EMIF-i rakendamist.

Intel Stratix 10 EMIF parameetriredaktori juhised

Tabel 1. EMIFi parameetrite redaktori juhised

Parameetrite redaktori vahekaart	Juhised
Kindral	Veenduge, et järgmised parameetrid on õigesti sisestatud: • Seadme kiirusaste. • Mälu kella sagedus. • PLL-i tugitakti sagedus.
Mälu	• Vaadake oma mäluseadme andmelehte parameetrite sisestamiseks Mälu sakk. • Peaksite sisestama ka ALERT# tihvti kindla asukoha. (Kehtib ainult DDR4 mäluprotokolli puhul.)
Mem I/O	• Esialgse projekti uurimise jaoks võite kasutada seadme vaikesätteid Mem I/O sakk. • Täpsema disaini valideerimise jaoks peaksite optimaalsete lõpetamisseadete tuletamiseks läbi viima plaadi simulatsiooni.
FPGA I/O	• Esialgse projekti uurimise jaoks võite kasutada seadme vaikesätteid FPGA I/O sakk. • Täiustatud disaini valideerimiseks peaksite sobivate I/O standardite valimiseks läbi viima plaadi simulatsiooni seotud IBIS-mudelitega.
Mälu ajastus	• Esialgse projekti uurimise jaoks võite kasutada seadme vaikesätteid Mälu ajastus sakk. • Disaini täpsemaks kinnitamiseks peaksite sisestama parameetrid vastavalt oma mäluseadme andmelehele.
juhatus	• Esialgse projekti uurimise jaoks võite kasutada seadme vaikesätteid juhatus sakk. • Täiustatud disaini kinnitamiseks ja täpseks ajastuse sulgemiseks peaksite läbi viima tahvli simulatsiooni, et tuletada täpsed sümbolitevahelised häired (ISI)/ristkõne ning tahvli ja pakettide kallutamise teave ning sisestada see juhatus sakk.
Kontroller	Seadistage kontrolleri parameetrid vastavalt oma mälukontrolleri soovitud konfiguratsioonile ja käitumisele.
Diagnostika	Saate kasutada lehel olevaid parameetreid Diagnostika vahekaart, mis aitab mäluliidest testida ja siluda.
Example Disainid	The Example Disainid vahekaart võimaldab luua kujunduse ntampsünteesiks ja simuleerimiseks. Loodud disain ntample on terviklik EMIF-süsteem, mis koosneb EMIF-i IP-st ja draiverist, mis genereerib mäluliidese kinnitamiseks juhuslikku liiklust.

Üksikasjalikku teavet üksikute parameetrite kohta leiate oma mäluprotokolli vastavast peatükist Intel Stratix 10 External Memory Interfaces IP User Guide.

Sünteesitava EMIF-i disaini genereerimine Example

Intel Stratix 10 arenduskomplekti puhul piisab, kui jätta enamik Intel Stratix 10 EMIF IP-seadetest vaikeväärtustele. Sünteesitava kujunduse genereerimiseks ntample, järgige neid samme:

1. Lubage vahekaardil Diagnostika EMIF-i silumistööriistade komplekt/kiibil olevad silumispordid ja süsteemisisesed allikad ja proovid, et pakkuda juurdepääsu saadaolevatele silumisfunktsioonidele.
2. On Exampvahekaardil Disainid, veenduge, et ruut Süntees on märgitud.
3. Konfigureerige EMIF-i IP ja klõpsake nuppu Generate Example Design akna paremas ülanurgas.
4. Määrake kataloog EMIFi disaini jaoks, ntample ja klõpsake nuppu OK. EMIFi disaini edukas genereerimine ntample loob järgmise fileseatud qii kataloogi.

Joonis 3. Loodud sünteesitav disain Näidample File Struktuur

Märkus. Kui te ei märgi kasti Simulatsioon või Süntees, sisaldab sihtkataloog Platform Designeri kujundust. files, mida Intel Quartus Prime tarkvara otseselt ei kompileeri, kuid võib olla viewvälja või redigeeritud platvormi kujundaja all. Sellises olukorras saate sünteesi ja simulatsiooni loomiseks käivitada järgmised käsud file komplektid.

• Kompileeritava projekti loomiseks peate sihtkataloogis käivitama skripti quartus_sh -t make_qii_design.tcl.
• Simulatsiooniprojekti loomiseks peate sihtkataloogis käivitama skripti quartus_sh -t make_sim_design.tcl.

Seotud teave

• Süntees Example Disain 19. leheküljel
• Intel Stratix 10 EMIF IP parameetrite kirjeldused DDR3 jaoks
• Intel Stratix 10 EMIF IP parameetrite kirjeldused DDR4 jaoks
• Intel Stratix 10 EMIF IP parameetrite kirjeldused QDRII/II+/Xtreme jaoks
• Intel Stratix 10 EMIF IP parameetrite kirjeldused QDR-IV jaoks
• Intel Stratix 10 EMIF IP parameetrite kirjeldused RLDRAM 3 jaoks

EMIFi disainilahenduse loomineample simulatsiooni jaoks
Intel Stratix 10 arenduskomplekti puhul piisab, kui jätta enamik Intel Stratix 10 EMIF IP-seadetest vaikeväärtustele. Disaini genereerimiseks ntample jaoks
simulatsiooni, järgige neid samme:

1. Vahekaardil Diagnostika saate valida kahe kalibreerimisrežiimi vahel: Jäta kalibreerimine vahele ja Täiskalibreerimine. (Nende režiimide kohta leiate üksikasju selle peatüki osast Simulatsioon versus riistvara rakendamine.) Simulatsiooniaja vähendamiseks valige kiireks simulatsiooniks Abstract PHY.
2. On Exampvahekaardil Disainid, veenduge, et ruut Simulatsioon oleks märgitud. Valige ka vajalik Simulatsiooni HDL-vorming, kas Verilog või VHDL.
3. Konfigureerige EMIF-i IP ja klõpsake nuppu Generate Example Design akna paremas ülanurgas.
4. Määrake kataloog EMIFi disaini jaoks, ntample ja klõpsake nuppu OK.

EMIFi disaini edukas genereerimine ntample loob mitu file komplektid erinevatele toetatud simulaatoritele sim/ed_sim kataloogis.

Joonis 4. Genereeritud simulatsiooni disain Näidample File Struktuur

Märkus. Kui te ei märgi kasti Simulatsioon või Süntees, sisaldab sihtkataloog Platform Designeri kujundust files, mida Intel Quartus Prime tarkvara otseselt ei kompileeri, kuid võib olla viewvälja või redigeeritud platvormi kujundaja all. Sellises olukorras saate sünteesi ja simulatsiooni loomiseks käivitada järgmised käsud file komplektid.

• Kompileeritava projekti loomiseks peate sihtkataloogis käivitama skripti quartus_sh -t make_qii_design.tcl.
• Simulatsiooniprojekti loomiseks peate sihtkataloogis käivitama skripti quartus_sh -t make_sim_design.tcl.

Seotud teave
• Simulatsioon ntample Disain sisse
• Intel Stratix 10 EMIF IP – Simulating Memory IP
• Simulatsioon versus riistvara juurutamine sisse lülitatud

Simulatsioon versus riistvara juurutamine
Välise mälu liidese simuleerimiseks saate IP genereerimise ajal valida vahekaardil Diagnostika kas kalibreerimise vahelejätmise või täieliku kalibreerimise.
EMIFi simulatsioonimudelid
See tabel võrdleb vahelejätmise kalibreerimise ja täiskalibreerimise mudelite omadusi.

Tabel 2. EMIF-i simulatsioonimudelid: Kalibreerimise vahelejätmine versus täiskalibreerimine

Jäta kalibreerimine vahele	Täielik kalibreerimine
Süsteemitaseme simulatsioon, mis keskendub kasutaja loogikale.	Mälu liidese simulatsioon, mis keskendub kalibreerimisele.
Kalibreerimise üksikasju ei salvestata.	Jäädvustab kõik stages kalibreerimisest.
Võimalus andmeid salvestada ja hankida.	Sisaldab nivelleerimist, bittide kallutamist jne.
Esindab täpset tõhusust.
Ei arvesta laua viltu.

RTL-i simulatsioon versus riistvara juurutamine

See tabel toob esile peamised erinevused EMIF-i simulatsiooni ja riistvara rakendamise vahel.

Tabel 3. EMIF RTL-i simulatsioon versus riistvara rakendamine

RTL-i simulatsioon	Riistvara juurutamine
Nios® initsialiseerimis- ja kalibreerimiskood käitatakse paralleelselt.	Nios initsialiseerimis- ja kalibreerimiskood käivitatakse järjestikku.
Liidesed kinnitavad simulatsioonis samaaegselt cal_done signaali.	Fitter toimingud määravad kalibreerimise järjekorra ja liidesed ei kinnita cal_done samaaegselt.

Peaksite oma disainirakenduse jaoks käivitama RTL-i simulatsioonid, mis põhinevad liiklusmustritel. Pange tähele, et RTL-i simulatsioon ei modelleeri PCB jälgimise viivitusi, mis võivad põhjustada lahknevuse latentsuses RTL-i simulatsiooni ja riistvararakenduse vahel.

Välise mäluliidese IP simuleerimine ModelSimiga

See protseduur näitab, kuidas simuleerida EMIFi disaini ntample.

1. Käivitage Mentor Graphics* ModelSim tarkvara ja valige File ➤ Muuda kataloogi. Liikuge loodud kujunduses nt kataloogi sim/ed_sim/mentorample kaust.
2. Veenduge, et ekraani allosas kuvatakse aken Transkriptsioon. Kui ärakirja akent pole näha, kuvage see klõpsates View ➤ Ärakiri.
3. Käivitage aknas Transkriptsioon allikas msim_setup.tcl.
4. Pärast lähtekoodi msim_setup.tcl käitamise lõpetamist käivitage transkriptsiooniaknas käsk ld_debug.
5. Kui ld_debug on töötamise lõpetanud, veenduge, et kuvatakse objektide aken. Kui objektide akent pole näha, kuvage see klõpsates View ➤ Objektid.
6. Valige aknas Objektid signaalid, mida soovite simuleerida, paremklõpsates ja valides Lisa laine.
7. Kui olete simulatsiooniks signaalide valimise lõpetanud, käivitage VTranscripti aknas käsk run -all. Simulatsioon kestab kuni selle lõpuni.
8. Kui simulatsioon pole nähtav, klõpsake nuppu View ➤ Laine.

Seotud teave
Intel Stratix 10 EMIF IP – Simulating Memory IP

Pin paigutus Intel Stratix 10 EMIF IP jaoks

See teema annab juhiseid nööpnõelade paigutamiseks.

Läbiview

Intel Stratix 10 FPGA-del on järgmine struktuur:

• Iga seade sisaldab 2 kuni 3 I/O veergu.
• Iga I/O veerg sisaldab kuni 12 I/O panka.
• Iga I/O pank sisaldab 4 rada.
• Iga rada sisaldab 12 üldotstarbelist I/O (GPIO) kontakti.

Üldised tihvtide juhised
Järgmised punktid annavad üldised juhtnöörid:

• Veenduge, et antud välismälu liidese kontaktid asuvad ühes I/O veerus.
• Liidesed, mis hõlmavad mitut panka, peavad vastama järgmistele nõuetele.
  • Pangad peavad olema üksteise kõrval. Teavet naaberpankade kohta leiate Intel Stratix 10 välismälu liideste IP kasutusjuhendist.
  • Aadressi- ja käsupank peavad latentsusaja minimeerimiseks asuma keskpangas. Kui mäluliides kasutab paarisarv panku, võivad aadressi- ja käsupank asuda mõlemas kahest keskpangast.
• Kasutamata tihvte saab kasutada üldotstarbeliste I/O kontaktidena.
• Kõik aadressid ja käsud ning nendega seotud tihvtid peavad asuma ühes pangas.
• Aadressi, käsu- ja andmeviigud võivad panka jagada järgmistel tingimustel.
  • Aadressi, käsu- ja andmeviigud ei saa sisend- ja väljundrada jagada.
  • Andmeviikude jaoks saab kasutada ainult aadressi- ja käsupangas olevat kasutamata I/O rada.

Tabel 4. Üldised tihvtide piirangud

Signaali tüüp	Piirang
Data Strobe	Kõik DQ rühma kuuluvad signaalid peavad asuma samal I/O rajal.
Andmed	Seotud DQ-viigud peavad asuma samas I/O-rajas. Protokollide puhul, mis ei toeta kahesuunalisi andmeliine, tuleks lugemissignaalid rühmitada kirjutussignaalidest eraldi.
Aadress ja käsk	Aadressi ja käsuviigud peavad asuma sisend-väljundpangas eelnevalt määratletud kohtades.

Kõrvalolevad pangad

Selleks, et panku saaks pidada kõrvuti asuvateks, peavad need asuma samas I/O veerus. Et teha kindlaks, kas pangad asuvad kõrvuti, vaadake Stratix 10 üldotstarbelise I jaotises Stratix 10 seadmete jaotist Modulaarsete I/O pankade asukoht ja PIN-koodide arv. /O
Kasutusjuhend.

Stratix 10 üldotstarbelise sisendi/väljundi kasutusjuhendi tabelitele viidates võib kindlalt eeldada, et kõik näidatud pangad on kõrvuti, välja arvatud juhul, kui on olemas sümbol „–”; sümbol ' – ' näitab, et pank ei ole paketi jaoks tagatiseks antud.
Kinnituste kinnitamine

Kõigi EMIF-i sisend- ja väljundviikude asukoha määramiseks peaksite viima oma seadme tihvtide tabelile. Pin-tabelile viitamisel esitatakse panganumbrid, I/O-panga indeksid ja pin-nimed. Aadressi- ja käsunõelte viiguindeksid leiate Stratix 10 skeemitabelist, mis asub Inteli FPGA-l websaidile. PIN-koodide määramist saate teha mitmel erineval viisil. Soovitatav on piirata mõned liidese signaalid käsitsi ja lasta Intel Quartus Prime Fitteril ülejäänuga toime tulla. See meetod seisneb kontakti tabelite vaatamises, et leida mõne liidese viigu jaoks seaduslikud asukohad ja määrata need .qsf-i kaudu. file mis on loodud EMIFi kujundusega, ntample. Selle I/O paigutuse meetodi puhul peate piirama järgmisi signaale:

• CK0
• Üks DQS-i pin grupi kohta
• PLL võrdluskell
• RZQ

Ülaltoodud piirangutest lähtuvalt pöörab Intel Quartus Prime Fitter tihvte igal rajal vastavalt vajadusele. Järgmine joonis illustreerib eksampDDR3 x72 liidese viigu määramise loend järgmiste valikutega:

• Aadressi ja käsunõel asetatakse panka 2M ja selleks on vaja 3 rada.
  • CK0 on piiratud kontaktiga 8 pangas 2M.
  • PLL-i võrdluskella kontaktid on piiratud pesa 24M kontaktidega 25 ja 2.
  • RZQ on piiratud kontaktiga 26 pangas 2M.
• Andmed paigutatakse pankadesse 2N, 2M ja 2L ning selleks on vaja 9 rada.
  • DQS-i rühmad 1-4 paigutatakse pangale 2N.
  • DQS-i rühm 0 paigutatakse panka 2M.
  • DQS-i rühmad 5-8 paigutatakse panka 2L.

Joonis 5. Pin Asignments ExampLe: DDR3 x73 liides

Selles eksample, et piirata CK0 viiguga 8 pangas 2M, lisage faili .qsf järgmine rida file, lähtudes sobivast nööpnõela tabelist:

Ülaltoodud tihvtide määramise vormingut saab rakendada kõikidele tihvtidele:

Seotud teave

• Modulaarsed I/O pangad Intel Stratix 10 seadmetes
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP DDR4 jaoks
• Intel Stratix 10 EMIF IP QDRII/II+/Xtreme jaoks
• Intel Stratix 10 EMIF IP QDR-IV jaoks
• Intel Stratix 10 EMIF IP RLDRAM 3 jaoks

Intel Stratix 10 EMIF Design Ex. kompileerimine ja programmeerimineample

Kui olete failis .qsf vajalikud nööpnõelte määramised teinud file, saate kujunduse koostada ntample tarkvaras Intel Quartus Prime.

1. Liikuge kausta Intel Quartus Prime, mis sisaldab kujundust example kataloog.
2. Avage projekt Intel Quartus Prime file, (.qpf).
3. Kompileerimise alustamiseks klõpsake nuppu Töötlemine ➤ Alusta kompileerimist. Koostamise edukas lõpuleviimine tekitab .sof file, mis võimaldab disainil töötada riistvaraga.
4. Seadme programmeerimiseks koostatud kujundusega avage programmeerija, klõpsates valikul Tööriistad ➤ Programmeerija.
5. Toetatud seadmete tuvastamiseks klõpsake programmeerijas nuppu Automaatne tuvastamine.
6. Valige Intel Stratix 10 seade ja seejärel valige Muuda File.
7. Liikuge loodud failile ed_synth.sof file ja valige Ava.
8. Intel Stratix 10 seadme programmeerimise alustamiseks klõpsake nuppu Start. Kui seade on edukalt programmeeritud, peaks akna paremas ülanurgas olev edenemisriba näitama 100% (edukas).

Silumine Intel Stratix 10 EMIF Design Example
EMIF-i silumistööriistade komplekt on saadaval, et aidata välismälu liideste silumisel. Tööriistakomplekt võimaldab kuvada lugemis- ja kirjutamisveerisid ning genereerida silmadiagramme. Pärast Intel Stratix 10 arenduskomplekti programmeerimist saate selle toimimist kontrollida EMIF-i silumistööriistakomplekti abil.

1. EMIF-i silumistööriistade komplekti käivitamiseks liikuge jaotisse Tööriistad ➤ Süsteemi silumistööriistad ➤ Välise mäluliidese tööriistakomplekt.
2. Klõpsake nuppu Initsialiseeri ühendused.
3. Klõpsake linki Projekti seadmega. Ilmub aken; veenduge, et valitud on õige seade ja õige .sof file on valitud.
4. Klõpsake nuppu Loo mäluliidese ühendus. Nõustuge vaikeseadetega, klõpsates nuppu OK.

Intel Stratix 10 arenduskomplekt on nüüd seadistatud töötama koos EMIF-i silumistööriistakomplektiga ja saate luua mis tahes järgmistest aruannetest, topeltklõpsates vastaval valikul:

• Käivitage kalibreerimine uuesti. Koostab kalibreerimisaruande, mis võtab kokku kalibreerimise oleku DQ/DQS rühma kohta koos veeristega iga DQ/DQS kontakti kohta.
• Juhi marginaal. Koostab aruande, mis võtab kokku lugemis- ja kirjutamisveerised I/O viigu kohta. See erineb kalibreerimisveerisest, kuna draiveri veeris jäädvustatakse pigem kasutajarežiimi liikluse kui kalibreerimise ajal
• Looge silmade diagramm. Loob kalibreerimisandmete mustrite põhjal iga DQ viigu lugemis- ja kirjutamisdiagrammid.
• Lõpetamise kalibreerimine. Pühkib erinevad lõpetamise väärtused ja teatab marginaalid, mida iga lõpetamise väärtus pakub. Kasutage seda funktsiooni, et valida mäluliidese jaoks optimaalne lõpp.

Seotud teave
Intel Stratix 10 EMIF IP silumine

Disain ntample Välismälu liideste kirjeldus Intel Stratix 10 FPGA IP

EMIF-i IP parameetrite määramisel ja genereerimisel saate määrata, et süsteem loob kataloogid simuleerimiseks ja sünteesiks file komplekti ja genereerida file seab automaatselt. Kui valite jaotises Näit. Simulatsioon või Sünteesample Kujundus Files on Exampvahekaardil Disainid, loob süsteem täieliku simulatsiooni file komplekt või täielik süntees file seatud vastavalt teie valikule.

Süntees Example Kujundus

Süntees example disain sisaldab peamisi plokke, mis on näidatud alloleval joonisel.

• Liiklusgeneraator, mis on sünteesitav Avalon®-MM example draiver, mis rakendab pseudojuhusliku lugemise ja kirjutamise mustri parameetritega arvule aadressidele. Liiklusgeneraator jälgib ka mälust loetud andmeid tagamaks, et need ühtivad kirjutatud andmetega, ja kinnitab muul juhul tõrke.
• Mälu liidese eksemplar, mis sisaldab:
  • Mälukontroller, mis modereerib Avalon-MM liidese ja AFI liidese vahel.
  • PHY, mis toimib liidesena mälukontrolleri ja väliste mäluseadmete vahel lugemis- ja kirjutamistoimingute tegemiseks.

Joonis 6. Süntees Näidample Kujundus

Kui kasutate Ping Pong PHY funktsiooni, siis süntees example disain sisaldab kahte liiklusgeneraatorit, mis annavad käsklusi kahele sõltumatule mäluseadmele kahe sõltumatu kontrolleri ja ühise PHY kaudu, nagu on näidatud järgmisel joonisel.

Joonis 7. Süntees Näidample Disain pingpongi jaoks PHY

Kui kasutate RLDRAM 3, on sünteesi liiklusgeneraator example disain suhtleb otse PHY-ga, kasutades AFI-d, nagu on näidatud järgmisel joonisel.

Joonis 8. Süntees Näidample Disain RLDRAM 3 liidestele

Märkus. Kui üks või mitu PLL-i ühiskasutusrežiimi, DLL-i ühiskasutusrežiimi või OCT-jagamisrežiimi parameetrit on seatud mis tahes muule väärtusele peale No Sharing, süntees nt.ample disain sisaldab kahte liikluse generaatori/mälu liidese eksemplari. Kaks liikluse generaatori/mälu liidese eksemplari on seotud ainult jagatud PLL/DLL/OCT ühendustega, nagu on määratletud parameetri sätetega. Liiklusgeneraatori/mälu liidese eksemplarid näitavad, kuidas saate selliseid ühendusi oma kujunduses luua.
Märkus. Kolmanda osapoole sünteesivoog, nagu on kirjeldatud Intel Quartus Prime Standard Editioni kasutusjuhendis: Kolmanda osapoole süntees ei ole EMIF-i IP jaoks toetatud voog.
Seotud teave
Sünteesitava EMIF-i disaini genereerimine Example edasi

Simulatsioon ntample Kujundus
Simulatsioon ntample disain sisaldab peamisi plokke, mis on näidatud järgmisel joonisel.

• Sünteesi näide ntample disain. Nagu eelmises jaotises kirjeldatud, on süntees example disain sisaldab liiklusgeneraatorit ja mäluliidese eksemplari. Need plokid kasutavad vaikimisi abstraktseid simulatsioonimudeleid, kui see on kiire simulatsiooni jaoks vajalik.
• Mälumudel, mis toimib üldise mudelina, mis järgib mäluprotokolli spetsifikatsioone. Sageli pakuvad mälumüüjad oma konkreetsete mälukomponentide jaoks simulatsioonimudeleid, mille saate nendelt alla laadida websaidid.
• Olekukontroll, mis jälgib välise mäluliidese IP ja liiklusgeneraatori olekusignaale, et anda märku üldisest läbimise või ebaõnnestumise seisundist.

Joonis 9. Simulatsioon Näidample Kujundus

Kui kasutate Ping Pong PHY funktsiooni, siis simulatsiooni ntample disain sisaldab kahte liiklusgeneraatorit, mis annavad käsklusi kahele sõltumatule mäluseadmele kahe sõltumatu kontrolleri ja ühise PHY kaudu, nagu on näidatud järgmisel joonisel.

Joonis 10. Simulatsioon Näidample Disain pingpongi jaoks PHY

Kui kasutate RLDRAM 3, on simulatsiooni liiklusgeneraator ntample disain suhtleb otse PHY-ga, kasutades AFI-d, nagu on näidatud järgmisel joonisel.

Joonis 11. Simulatsioon Näidample Disain RLDRAM 3 liidestele

Seotud teave
EMIFi disainilahenduse loomineample jaoks Simulatsioon sisse

Example Disainide liidese vahekaart
Parameetriredaktor sisaldab Example Designs vahekaart, mis võimaldab teil endist parameetreid määrata ja genereeridaample designs.l
Saadaval Example Disainilahenduste sektsioon
Rippmenüü Vali kujundus võimaldab valida soovitud ntample disain. Praegu on EMIF Example Disain on ainus saadaolev valik ja see on vaikimisi valitud.

Välise mäluliideste dokumendi läbivaatamise ajalugu Intel Stratix 10 FPGA IP Design Example Kasutusjuhend

Dokumendi versioon	Intel Quartus Prime versioon	Muudatused
2021.03.29	21.1	• Aastal Example Design Quick Start peatükis eemaldati viited NCSim* simulaatorile.
2018.09.24	18.1	• Uuendatud arvud Sünteesitava EMIF-i disaini genereerimine Example ja EMIFi disainilahenduse loomineample simulatsiooni jaoks teemasid.
2018.05.07	18.0	• Muudetud dokumendi pealkiri Intel Stratix 10 välismälu liidesed IP-disain Example Kasutusjuhend juurde Välismälu liidesed Intel Stratix 10 FPGA IP Design Example Kasutusjuhend. • Parandatud täppide sisse Läbiview osa Pin paigutus Intel Stratix 10 EMIF IP jaoks teema.

Kuupäev	Versioon	Muudatused
november 2017	2017.11.06	Esialgne vabastamine.

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

Dokumendid / Ressursid

Intel välismälu liidesed Intel Stratix 10 FPGA IP Design Example [pdfKasutusjuhend Välismälu liidesed Intel Stratix 10 FPGA IP Design Example, väline, mäluliidesed Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP Design Example

Viited

• Kasutusjuhend