Intel UG-01173 Nucli IP FPGA d'injecció d'errors
Fault Injection Intel® FPGA IP Core Guia d'usuari
El nucli IP Fault Injection Intel® FPGA injecta errors a la memòria RAM de configuració (CRAM) d'un dispositiu FPGA. Aquest procediment simula errors suaus que es poden produir durant el funcionament normal a causa de les alteracions d'un sol esdeveniment (SEU). Els SEU són esdeveniments rars i, per tant, són difícils de provar. Després d'instanciar el nucli IP d'injecció d'errors al vostre disseny i configurar el vostre dispositiu, podeu utilitzar l'eina Intel Quartus® Prime Fault Injection Debugger per induir errors intencionats a l'FPGA per provar la resposta del sistema a aquests errors.
Informació relacionada
- Trastorns d'un sol esdeveniment
- AN 737: Detecció i recuperació SEU en dispositius Intel Arria 10
Característiques
- Us permet avaluar la resposta del sistema per mitigar les interrupcions funcionals d'un sol esdeveniment (SEFI).
- Permet realitzar la caracterització SEFI a casa, eliminant la necessitat de proves de feix del sistema sencer. En lloc d'això, podeu limitar la prova del feix a fallades en el temps (FIT)/mesura de Mb a nivell de dispositiu.
- Escaleu les taxes de FIT segons la caracterització SEFI que sigui rellevant per a la vostra arquitectura de disseny. Podeu distribuir aleatòriament les injeccions d'error per tot el dispositiu o limitar-les a àrees funcionals específiques per accelerar les proves.
- Optimitzeu el vostre disseny per reduir les interrupcions causades per les alteracions d'un sol esdeveniment (SEU).
Suport del dispositiu
El nucli IP Fault Injection admet els dispositius de la família Intel Arria® 10, Intel Cyclone® 10 GX i Stratix® V. La família Cyclone V admet la injecció d'errors en dispositius amb el sufix -SC al codi de comanda. Poseu-vos en contacte amb el vostre representant de vendes local per obtenir informació sobre comandes dels dispositius Cyclone V del sufix -SC.
Ús i rendiment dels recursos
El programari Intel Quartus Prime genera la següent estimació de recursos per a l'FPGA Stratix V A7. Els resultats per a altres dispositius són similars.
Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. * Altres noms i marques es poden reclamar com a propietat d'altres.
Fault Injection IP Core Rendiment FPGA i ús de recursos
| Dispositiu | ALMs | Registres lògics | M20K | |
| primària | Secundària | |||
| Stratix V A7 | 3,821 | 5,179 | 0 | 0 |
La instal·lació del programari Intel Quartus Prime inclou la biblioteca IP Intel FPGA. Aquesta biblioteca proporciona molts nuclis IP útils per al vostre ús de producció sense necessitat d'una llicència addicional. Alguns nuclis Intel FPGA IP requereixen l'adquisició d'una llicència separada per a l'ús de producció. El mode d'avaluació IP d'Intel FPGA us permet avaluar aquests nuclis Intel FPGA IP amb llicència en simulació i maquinari, abans de decidir comprar una llicència de nucli IP de producció completa. Només heu d'adquirir una llicència de producció completa per a nuclis IP Intel amb llicència després de completar les proves de maquinari i estar preparat per utilitzar la IP en producció. El programari Intel Quartus Prime instal·la nuclis IP a les ubicacions següents de manera predeterminada:
Ruta d'instal·lació del nucli IP
Ubicacions d'instal·lació del nucli IP
| Ubicació | Programari | Plataforma |
| :\intelFPGA_pro\quartus\ip\altera | Edició Intel Quartus Prime Pro | Windows * |
| :\intelFPGA\quartus\ip\altera | Edició estàndard Intel Quartus Prime | Windows |
| :/intelFPGA_pro/quartus/ip/altera | Edició Intel Quartus Prime Pro | Linux * |
| :/intelFPGA/quartus/ip/altera | Edició estàndard Intel Quartus Prime | Linux |
Nota: El programari Intel Quartus Prime no admet espais a la ruta d'instal·lació.
Personalització i generació de nuclis IP
Podeu personalitzar els nuclis IP per donar suport a una gran varietat d'aplicacions. El catàleg IP Intel Quartus Prime i l'editor de paràmetres us permeten seleccionar i configurar ràpidament els ports, les funcions i la sortida bàsics d'IP. files.
Editor de paràmetres i catàleg IP
El catàleg IP mostra els nuclis IP disponibles per al vostre projecte, inclosa la IP Intel FPGA i altres IP que afegiu a la ruta de cerca del catàleg IP. Utilitzeu les funcions següents del catàleg IP per localitzar i personalitzar un nucli IP:
- Filtreu el catàleg d'IP per mostrar la IP per a la família de dispositius actius o per mostrar la IP per a totes les famílies de dispositius. Si no teniu cap projecte obert, seleccioneu la Família de dispositius al catàleg IP.
- Escriviu al camp Cerca per localitzar qualsevol nom de nucli IP complet o parcial al Catàleg IP.
- Feu clic amb el botó dret en un nom de nucli IP al catàleg IP per mostrar detalls sobre els dispositius compatibles, per obrir la carpeta d'instal·lació del nucli IP i per enllaços a la documentació IP.
- Feu clic Cerca Partner IP to access partner IP information on the web.
L'editor de paràmetres us demana que especifiqueu un nom de variació d'IP, ports opcionals i sortida file opcions de generació. L'editor de paràmetres genera una IP Intel Quartus Prime de primer nivell file (.ip) per a una variació IP en projectes Intel Quartus Prime Pro Edition. L'editor de paràmetres genera una IP de Quartus de primer nivell file (.qip) per a una variació d'IP en projectes Intel Quartus Prime Standard Edition. Aquests files representen la variació IP del projecte i emmagatzemen informació de parametrització.
Editor de paràmetres IP (edició estàndard d'Intel Quartus Prime)
Sortida IP Core Generation (Intel Quartus Prime Pro Edition)
El programari Intel Quartus Prime genera la sortida següent file estructura per a nuclis IP individuals que no formen part d'un sistema Platform Designer.
Sortida de generació de nucli IP individual (Intel Quartus Prime Pro Edition)
- Si s'admet i s'habilita per a la variació del nucli d'IP.
Sortida Files de la generació IP Intel FPGA
| File Nom | Descripció |
| <el teu_ip>.ip | Variació d'IP de primer nivell file que conté la parametrització d'un nucli IP al vostre projecte. Si la variació IP forma part d'un sistema Platform Designer, l'editor de paràmetres també genera un .qsys file. |
| <el teu_ip>.cmp | La declaració del component VHDL (.cmp) file és un text file que conté definicions de ports i genèriques locals que utilitzeu en el disseny de VHDL files. |
| <el teu_ip>_generation.rpt | Registre de generació d'IP o Platform Designer file. Mostra un resum dels missatges durant la generació d'IP. |
| continuat… | |
| File Nom | Descripció |
| <el teu_ip>.qgsimc (només sistemes Platform Designer) | Emmagatzematge en memòria cau de simulació file que compara els .qsys i .ip files amb la parametrització actual del sistema Platform Designer i el nucli IP. Aquesta comparació determina si Platform Designer pot ometre la regeneració del HDL. |
| <el teu_ip>.qgsynth (només sistemes Platform Designer) | Emmagatzematge en memòria cau de síntesi file que compara els .qsys i .ip files amb la parametrització actual del sistema Platform Designer i el nucli IP. Aquesta comparació determina si Platform Designer pot ometre la regeneració del HDL. |
| <el teu_ip>.qip | Conté tota la informació per integrar i compilar el component IP. |
| <el teu_ip>.csv | Conté informació sobre l'estat d'actualització del component IP. |
| .bsf | Una representació símbol de la variació IP per utilitzar-la al diagrama de blocs Files (.bdf). |
| <el teu_ip>.spd | Entrada file que ip-make-simscript requereix per generar scripts de simulació. El .spd file conté una llista de files que genereu per a la simulació, juntament amb informació sobre les memòries que inicialitzeu. |
| <el teu_ip>.ppf | El planificador de pins File (.ppf) emmagatzema les assignacions de ports i nodes per als components IP que creeu per utilitzar-los amb el planificador de pins. |
| <el teu_ip>_bb.v | Utilitzeu la caixa negra de Verilog (_bb.v) file com a declaració de mòdul buit per utilitzar-la com a caixa negra. |
| <el teu_ip>_inst.v o _inst.vhd | HDL exampplantilla d'instanciació. Copieu i enganxeu el contingut d'aquest file al teu HDL file per instanciar la variació d'IP. |
| <el teu_ip>.regmap | Si la IP conté informació de registre, el programari Intel Quartus Prime genera el .regmap file. El .regmap file descriu la informació del mapa de registre de les interfícies mestre i esclau. Això file complements
el .sopcinfo file proporcionant informació de registre més detallada sobre el sistema. Això file permet la visualització del registre views i estadístiques personalitzables per l'usuari a la consola del sistema. |
| <el teu_ip>.svd | Permet que les eines de depuració del sistema HPS view els mapes de registre dels perifèrics que es connecten a HPS dins d'un sistema Platform Designer.
Durant la síntesi, el programari Intel Quartus Prime emmagatzema el fitxer .svd files per a la interfície esclau visible per als mestres de la consola del sistema al fitxer .sof file a la sessió de depuració. La consola del sistema llegeix aquesta secció, que Platform Designer consulta per obtenir informació del mapa de registre. Per als esclaus del sistema, Platform Designer accedeix als registres pel nom. |
| <el teu_ip>.v
<el teu_ip>.vhd |
HDL files que instància cada submòdul o nucli IP fill per a la síntesi o la simulació. |
| mentor/ | Conté un script msim_setup.tcl per configurar i executar una simulació. |
| aldec/ | Conté un script rivierapro_setup.tcl per configurar i executar una simulació. |
| /synopsys/vcs
/synopsys/vcsmx |
Conté un script d'intèrpret d'ordres vcs_setup.sh per configurar i executar una simulació.
Conté un script d'intèrpret d'ordres vcsmx_setup.sh i synopsys_sim.setup file per configurar i executar una simulació. |
| /cadència | Conté un script d'intèrpret d'ordres ncsim_setup.sh i una altra configuració files per configurar i executar una simulació. |
| /xcelium | Conté un script d'intèrpret d'ordres del simulador paral·lel xcelium_setup.sh i una altra configuració files per configurar i executar una simulació. |
| /submòduls | Conté HDL files per al submòdul principal IP. |
| <submòdul IP>/ | Platform Designer genera els subdirectoris /synth i /sim per a cada directori de submòduls IP que genera Platform Designer. |
Descripció funcional
Amb el nucli IP d'injecció d'errors, els dissenyadors poden dur a terme la caracterització SEFI internament, escalar les taxes d'ajustament segons la caracterització SEFI i optimitzar els dissenys per reduir l'efecte dels SEU.
Mitigació de trastorns d'un sol esdeveniment
Els circuits integrats i els dispositius lògics programables com els FPGA són susceptibles als SEU. Els SEU són esdeveniments aleatoris, no destructius, causats per dues fonts principals: partícules alfa i neutrons dels raigs còsmics. La radiació pot provocar que el registre lògic, el bit de memòria incrustat o un bit de RAM de configuració (CRAM) canviïn el seu estat, provocant així un funcionament inesperat del dispositiu. Els dispositius Intel Arria 10, Intel Cyclone 10 GX, Arria V, Cyclone V, Stratix V i més nous tenen les següents capacitats CRAM:
- Comprovació de redundància cíclica de detecció d'errors (EDCRC)
- Correcció automàtica d'un CRAM alterat (scrubbing)
- Capacitat de crear una condició CRAM alterada (injecció d'errors)
Per obtenir més informació sobre la mitigació de SEU als dispositius Intel FPGA, consulteu el capítol Mitigació de SEU al manual del dispositiu corresponent.
Descripció del pin IP d'injecció d'errors
El nucli IP d'injecció d'errors inclou els pins d'E/S següents.
Pins d'E/S del nucli IP d'injecció de fallades
| Nom del pin | Direcció del pin | Descripció del pin |
| crcerror_pin | entrada | Entrada del missatge d'error Registre IP FPGA Intel de descàrrega (EMR Unloader IP). Aquest senyal s'afirma quan l'EDCRC del dispositiu ha detectat un error CRC. |
| emr_data | entrada | Contingut del registre de missatges d'error (EMR). Consulteu el manual del dispositiu adequat per als camps EMR.
Aquesta entrada compleix amb el senyal de la interfície de dades d'Avalon Streaming. |
| emr_vàlid | entrada | Indica que les entrades emr_data contenen dades vàlides. Aquest és un senyal d'interfície vàlid d'Avalon Streaming. |
| Restableix | entrada | Entrada de restabliment del mòdul. El restabliment està totalment controlat pel depurador d'injecció d'errors. |
| error_injected | sortida | Indica que s'ha injectat un error al CRAM tal com s'ha ordenat a través de JTAG interfície. El temps que aquest senyal afirma depèn de la vostra configuració del JTAG TCK i senyals de bloc de control. Normalment, el temps és d'uns 20 cicles de rellotge del senyal TCK. |
| error_scrubbed | sortida | Indica que la neteja del dispositiu s'ha completat tal com s'indica a través del JTAG interfície. El temps que aquest senyal afirma depèn de la vostra configuració del JTAG TCK i senyals de bloc de control. Normalment, el temps és d'uns 20 cicles de rellotge del senyal TCK. |
| intosc | sortida | Sortida opcional. La IP d'injecció d'errors utilitza aquest rellotge, per exempleample, per marcar el bloc EMR_unloader. |
Diagrama de pins IP d'injecció de fallades
Ús del depurador d'injecció d'errors i Fault Injection IP Core
El depurador d'injecció d'errors funciona juntament amb el nucli IP d'injecció d'errors. Primer, inicieu el nucli IP al vostre disseny, compileu i baixeu la configuració resultant file al teu dispositiu. A continuació, executeu el depurador d'injecció d'errors des del programari Intel Quartus Prime o des de la línia d'ordres per simular errors suaus.
- El depurador d'injecció d'errors us permet operar experiments d'injecció d'errors de manera interactiva o mitjançant ordres per lots i us permet especificar les àrees lògiques del vostre disseny per a les injeccions d'errors.
- La interfície de línia d'ordres és útil per executar el depurador mitjançant un script.
Nota
El depurador d'injecció d'errors es comunica amb el nucli IP d'injecció d'errors mitjançant el JTAG interfície. La IP d'injecció d'errors accepta ordres de JTAG interfície i informa de l'estat a través de JTAG interfície. El nucli IP d'injecció d'errors s'implementa en lògica suau al vostre dispositiu; per tant, heu de tenir en compte aquest ús lògic al vostre disseny. Una metodologia és caracteritzar la resposta del vostre disseny a SEU al laboratori i després ometre el nucli IP del vostre disseny final desplegat.
Utilitzeu el nucli IP d'injecció d'errors amb els nuclis IP següents:
- El nucli IP de descàrrega de missatges d'error, que llegeix i emmagatzema dades dels circuits de detecció d'errors endurits als dispositius Intel FPGA.
- (Opcional) El nucli IP Intel FPGA Advanced SEU Detection, que compara les ubicacions d'error d'un sol bit amb un mapa de sensibilitat durant el funcionament del dispositiu per determinar si un error suau l'afecta.
S'ha acabat el depurador d'injecció d'errorsview Diagrama de blocs
Notes:
-
La IP d'injecció d'errors inverteix els bits de la lògica de destinació.
-
El depurador d'injecció d'errors i l'IP de detecció SEU avançada utilitzen la mateixa instància d'EMR Unloader.
-
El nucli IP Advanced SEU Detection és opcional.
Informació relacionada
- Sobre SMH Files a la pàgina 13
- Sobre l'EMR Unloader IP Core a la pàgina 10
- Sobre el nucli IP de detecció SEU avançada a la pàgina 11
Instanciació del nucli IP d'injecció d'errors
NOTA
El nucli IP d'injecció d'errors no requereix que establiu cap paràmetre. Per utilitzar el nucli IP, creeu una nova instància IP, incloeu-la al vostre sistema de dissenyador de plataforma (estàndard) i connecteu els senyals segons correspongui. Heu d'utilitzar el nucli IP Fault Injection amb el nucli IP EMR Unloader. Els nuclis IP Fault Injection i EMR Unloader estan disponibles a Platform Designer i al Catàleg IP. Opcionalment, podeu crear-los una instancia directament al vostre disseny RTL, mitjançant Verilog HDL, SystemVerilog o VHDL.
Sobre l'EMR Unloader IP Core
El nucli IP EMR Unloader proporciona una interfície a l'EMR, que s'actualitza contínuament per l'EDCRC del dispositiu que comprova els bits CRAM del dispositiu CRC per detectar errors suaus.
ExampSistema de disseny de plataforma que inclou el nucli IP d'injecció d'errors i el nucli IP de descàrrega d'EMR
Example Diagrama de blocs del nucli IP d'injecció d'errors i EMR Unloader IP Core
Informació relacionada
Missatge d'error Guia de l'usuari Intel FPGA IP Core Registre Unloader
Sobre el nucli IP de detecció avançada de SEU
Utilitzeu el nucli IP de detecció avançada de SEU (ASD) quan la tolerància SEU sigui un problema de disseny. Heu d'utilitzar el nucli IP EMR Unloader amb el nucli IP ASD. Per tant, si utilitzeu la IP ASD i la IP d'injecció d'errors en el mateix disseny, hauran de compartir la sortida de l'EMR Unloader mitjançant un component divisor Avalon®-ST. La figura següent mostra un sistema Platform Designer en el qual un divisor Avalon-ST distribueix el contingut EMR als nuclis IP ASD i Fault Injection.
Ús de l'ASD i la IP d'injecció d'errors al mateix sistema de disseny de plataforma
Informació relacionada
Guia d'usuari avançada de detecció SEU Intel FPGA IP Core
Definició de zones d'injecció de falla
Podeu definir regions específiques de l'FPGA per a la injecció d'errors mitjançant una capçalera de mapa de sensibilitat (.smh) file. El SMH file emmagatzema les coordenades dels bits CRAM del dispositiu, la seva regió assignada (Regió ASD) i la seva criticitat. Durant el procés de disseny utilitzeu la jerarquia tagging per crear la regió. A continuació, durant la compilació, l'Intel Quartus Prime Assembler genera l'SMH file. El depurador d'injecció d'errors limita les injeccions d'error a regions específiques del dispositiu que definiu a l'SMH file.
Realització de la jerarquia Tagging
Definiu les regions FPGA per a les proves assignant una regió ASD a la ubicació. Podeu especificar un valor de regió ASD per a qualsevol part de la vostra jerarquia de disseny mitjançant la finestra de particions de disseny.
- Trieu Tasques ➤ Finestra de disseny de particions.
- Feu clic amb el botó dret a qualsevol lloc de la fila de capçalera i activeu Regió ASD per mostrar la columna Regió ASD (si encara no es mostra).
- Introduïu un valor de 0 a 16 per a qualsevol partició per assignar-la a una regió ASD específica.
- La regió ASD 0 es reserva a les parts del dispositiu no utilitzades. Podeu assignar una partició a aquesta regió per especificar-la com a no crítica.
- La regió ASD 1 és la regió predeterminada. Totes les parts utilitzades del dispositiu s'assignen a aquesta regió tret que canvieu explícitament l'assignació de la regió ASD.
Sobre SMH Files
El SMH file conté la informació següent:
- Si no utilitzeu la jerarquia tagging (és a dir, el disseny no té assignacions de regió ASD explícites a la jerarquia de disseny), el SMH file enumera cada bit de CRAM i indica si és sensible per al disseny.
- Si heu realitzat la jerarquia tagging i canviat les assignacions predeterminades de la regió ASD, el SMH file enumera tots els bits CRAM i se li assigna la regió ASD.
El depurador d'injecció d'errors pot limitar les injeccions a una o més regions especificades. Per dirigir l'assemblador per generar un SMH file:
- Trieu Tasques ➤ Dispositiu ➤ Opcions de dispositiu i pin ➤ CRC de detecció d'errors.
- Activeu el mapa de sensibilitat Genera SEU file (.smh) opció.
Ús del depurador d'injecció d'errors
NOTA
Per utilitzar el depurador d'injecció d'errors, connecteu-vos al vostre dispositiu mitjançant el JTAG interfície. A continuació, configureu el dispositiu i realitzeu la injecció d'errors. Per iniciar el depurador d'injecció d'errors, seleccioneu Eines ➤ Depurador d'injecció d'errors al programari Intel Quartus Prime. La configuració o programació del dispositiu és similar al procediment utilitzat per al programador o l'analitzador lògic de toc de senyal.
Depurador d'injecció d'errors
Per configurar el vostre JTAG cadena:
- Feu clic a Configuració de maquinari. L'eina mostra el maquinari de programació connectat a l'ordinador.
- Seleccioneu el maquinari de programació que voleu utilitzar.
- Feu clic a Tanca.
- Feu clic a Detecció automàtica, que omple la cadena de dispositius amb els dispositius programables que es troben al fitxer JTAG cadena.
Informació relacionada
Funció d'injecció d'error dirigida a la pàgina 21
Requisits de maquinari i programari
El maquinari i el programari següents són necessaris per utilitzar el depurador d'injecció d'errors:
- línia FEATURE a la vostra llicència Intel FPGA que activa el nucli IP d'injecció d'errors. Per obtenir més informació, poseu-vos en contacte amb el vostre representant local de vendes d'Intel FPGA.
- Cable de descàrrega (cable de descàrrega Intel FPGA, cable de descàrrega Intel FPGA II, o II).
- Kit de desenvolupament Intel FPGA o placa dissenyada per l'usuari amb una placa JTAG connexió amb el dispositiu en prova.
- (Opcional) Línia FEATURE a la vostra llicència Intel FPGA que activa el nucli IP de detecció SEU avançada.
Configuració del vostre dispositiu i del depurador d'injecció d'errors
El depurador d'injecció d'errors utilitza un .sof i (opcionalment) una capçalera de mapa de sensibilitat (.smh) file. L'objecte de programari File (.sof) configura l'FPGA. El .smh file defineix la sensibilitat dels bits CRAM del dispositiu. Si no proporcioneu un .smh file, el depurador d'injecció d'errors injecta errors aleatòriament als bits CRAM. Per especificar un .sof:
- Seleccioneu l'FPGA que voleu configurar al quadre Cadena de dispositius.
- Feu clic a Selecciona File.
- Navegueu fins al .sof i feu clic a D'acord. El depurador d'injecció d'errors llegeix el fitxer .sof.
- (Opcional) Seleccioneu l'SMH file.
Si no especifiqueu un SMH file, el depurador d'injecció d'errors injecta errors aleatòriament a tot el dispositiu. Si especifiqueu un SMH file, podeu restringir les injeccions a les àrees utilitzades del vostre dispositiu.- Feu clic amb el botó dret al dispositiu al quadre Cadena de dispositius i, a continuació, feu clic a Selecciona SMH File.
- Seleccioneu el vostre SMH file.
- Feu clic a D'acord.
- Activa Programa/Configura.
- Feu clic a Inici.
El depurador d'injecció d'errors configura el dispositiu mitjançant el fitxer .sof.
Menú contextual per seleccionar el SMH File
Restringir les regions per a la injecció d'errors
Després de carregar un SMH file, podeu dirigir el depurador d'injecció d'errors perquè només funcioni en regions ASD específiques. Per especificar les regions d'ASD a les quals s'han d'injectar errors:
- Feu clic amb el botó dret a l'FPGA al quadre Cadena de dispositius i feu clic a Mostra el mapa de sensibilitat del dispositiu.
- Seleccioneu les regions ASD per a la injecció d'errors.
Mapa de sensibilitat del dispositiu Viewer
Especificació de tipus d'error
Podeu especificar diversos tipus d'errors per a la injecció.
- Errors únics (SE)
- Errors de doble adjacent (DAE)
- Errors de diversos bits no corregibles (EMBE)
Els dispositius Intel FPGA poden corregir els errors individuals i dobles adjacents si la funció de neteja està habilitada. Els dispositius Intel FPGA no poden corregir errors de diversos bits. Consulteu el capítol sobre la mitigació dels SEU per obtenir més informació sobre la depuració d'aquests errors. Podeu especificar la barreja de falles a injectar i l'interval de temps d'injecció. Per especificar l'interval de temps d'injecció:
- Al depurador d'injecció d'errors, seleccioneu Eines ➤ Opcions.
- Arrossegueu el controlador vermell a la barreja d'errors. Alternativament, podeu especificar la barreja numèricament.
- Especifiqueu el temps d'interval d'injecció.
- Feu clic a D'acord.
Figura 12. Especificació de la barreja de tipus d'error SEU
Informació relacionada Mitigació del malestar d'un sol esdeveniment
Errors d'injecció
Podeu injectar errors de diverses maneres:
- Injecteu un error a l'ordre
- Injecteu diversos errors a l'ordre
- Injecteu errors fins que s'orden d'aturar
Per injectar aquests errors:
- Activeu l'opció Inject Fault.
- Trieu si voleu executar la injecció d'errors durant diverses iteracions o fins que s'aturi:
- Si trieu executar fins que s'aturi, el depurador d'injecció d'errors injecta errors a l'interval especificat al quadre de diàleg Eines ➤ Opcions.
- Si voleu executar la injecció d'errors per a un nombre específic d'iteracions, introduïu el número.
- Feu clic a Inici.
Nota: El depurador d'injecció d'errors s'executa durant el nombre d'iteracions especificat o fins que s'atura. La finestra de missatges d'Intel Quartus Prime mostra missatges sobre els errors que s'injecten. Per obtenir informació addicional sobre els errors injectats, feu clic a Llegir EMR. El depurador d'injecció d'errors llegeix l'EMR del dispositiu i mostra el contingut a la finestra Missatges.
Missatges d'injecció d'error d'Intel Quartus Prime i contingut EMR
Errors de gravació
Podeu registrar la ubicació de qualsevol fallada injectada anotant els paràmetres indicats a la finestra Missatges d'Intel Quartus Prime. Si, per exampsi, una falla injectada provoca un comportament que voldríeu reproduir, podeu orientar aquesta ubicació per a la injecció. Realitzeu una injecció dirigida mitjançant la interfície de línia d'ordres del depurador d'injecció d'errors.
Eliminació d'errors injectats
Per restaurar la funció normal de l'FPGA, feu clic a Scrub. Quan fregueu un error, les funcions EDCRC del dispositiu s'utilitzen per corregir-los. El mecanisme de fregament és similar al que s'utilitza durant el funcionament del dispositiu.
Interfície de línia d'ordres
Podeu executar el depurador d'injecció d'errors a la línia d'ordres amb l'executable quartus_fid, que és útil si voleu realitzar una injecció d'errors des d'un script.
Taula 5. Arguments de la línia d'ordres per a la injecció d'errors
| Argument breu | Argument llarg | Descripció |
| c | cable | Especifiqueu el maquinari o el cable de programació. (obligatori) |
| i | índex | Especifiqueu el dispositiu actiu per injectar l'error. (obligatori) |
| n | nombre | Especifiqueu el nombre d'errors a injectar. El valor predeterminat és
1. (Opcional) |
| t | temps | Interval entre injeccions. (Opcional) |
Nota: Utilitzeu quartus_fid –help per view totes les opcions disponibles. El codi següent proporciona exampfitxers utilitzant la interfície de línia d'ordres Fault Injection Debugger.
###########################################
- # Esbrineu quins cables USB estan disponibles per a aquesta instància
- # El resultat mostra que hi ha un cable disponible, anomenat "USB-Blaster" #
- $ quartus_fid –list . . .
- Informació: Ordre: quartus_fid –list
- USB-Blaster a sj-sng-z4 [USB-0] Informació: Intel Quartus Prime 64-Bit Fault Injection Debugger va tenir èxit. 0 errors, 0 avís
- ###########################################
- # Cerqueu quins dispositius estan disponibles al cable USB-Blaster
- # El resultat mostra dos dispositius: un Stratix V A7 i un MAX V CPLD. #
- $ quartus_fid –cable USB-Blaster -a
- Informació: Comandament: quartus_fid –cable=USB-Blaster -a
- Informació (208809): utilitzant el cable de programació "USB-Blaster a sj-sng-z4 [USB-0]"
- USB-Blaster a sj-sng-z4 [USB-0]
- 029030DD 5SGXEA7H(1|2|3)/5SGXEA7K1/..
- 020A40DD 5M2210Z/EPM2210
- Informació: el depurador d'injecció d'errors Intel Quartus Prime de 64 bits va tenir èxit.
- 0 errors, 0 advertències
- ###########################################
- # Programeu el dispositiu Stratix V
- # L'opció –index especifica les operacions realitzades en un dispositiu connectat.
- # “=svgx.sof” associa un .sof file amb el dispositiu
- # "#p" significa programar el dispositiu #
- $ quartus_fid –cable USB-Blaster –index “@1=svgx.sof#p” . . .
- Informació (209016): Configuració de l'índex 1 del dispositiu
- Informació (209017): el dispositiu 1 conté JTAG Codi d'identificació 0x029030DD
- Informació (209007): configuració correcta — 1 dispositiu(s) configurat
- Informació (209011): operacions realitzades correctament
- Informació (208551): Signatura del programa al dispositiu 1.
- Informació: el depurador d'injecció d'errors Intel Quartus Prime de 64 bits va tenir èxit.
- 0 errors, 0 advertències
- ###########################################
- # Injecteu un error al dispositiu.
- # L'operador #i indica injectar errors
- # -n 3 indica injectar 3 errors #
- $ quartus_fid –cable USB-Blaster –index “@1=svgx.sof#i” -n 3
- Informació: Comandament: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 3
- Informació (208809): utilitzant el cable de programació "USB-Blaster a sj-sng-z4 [USB-0]"
- Informació (208521): injecta 3 errors als dispositius
- Informació: el depurador d'injecció d'errors Intel Quartus Prime de 64 bits va tenir èxit.
- 0 errors, 0 advertències
- ###########################################
- # Mode interactiu.
- # L'ús de l'operació #i amb -n 0 posa el depurador en mode interactiu.
- # Tingueu en compte que s'han injectat 3 errors a la sessió anterior;
- # "E" llegeix els errors actuals al nucli IP de l'EMR Unloader. #
- $ quartus_fid –cable USB-Blaster –index “@1=svgx.sof#i” -n 0
- Informació: Comandament: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 0
- Informació (208809): utilitzant el cable de programació "USB-Blaster a sj-sng-z4 [USB-0]"
- Introduïu:
- 'F' per injectar falla
- 'E' per llegir EMR
- 'S' per eliminar errors
- 'Q' per sortir d'E
- Informació (208540): lectura de la matriu EMR
- Informació (208544): s'han detectat 3 errors de fotograma al dispositiu 1.
- Informació (208545): Error núm. 1: error únic al fotograma 0x1028 al bit 0x21EA.
- Informació (10914): Error #2: Error de diversos bits no corregible al fotograma 0x1116.
- Informació (208545): Error núm. 3: error únic al fotograma 0x1848 al bit 0x128C.
- 'F' per injectar falla
- 'E' per llegir EMR
- 'S' per eliminar errors
- 'Q' per sortir de Q
- Informació: El depurador d'injecció d'errors Intel Quartus Prime de 64 bits va tenir èxit. 0 errors, 0 advertències
- Informació: Memòria virtual màxima: 1522 megabytes
- Informació: El processament ha finalitzat: dilluns 3 de novembre a les 18:50:00 de 2014
- Informació: Temps transcorregut: 00:00:29
- Informació: Temps total de CPU (en tots els processadors): 00:00:13
Funció d'injecció d'errors dirigida
Nota
El depurador d'injecció d'errors injecta errors a l'FPGA de manera aleatòria. Tanmateix, la funció d'injecció d'errors dirigida us permet injectar errors a les ubicacions objectiu del CRAM. Aquesta operació pot ser útil, per exempleampsi heu observat un esdeveniment SEU i voleu provar l'FPGA o la resposta del sistema al mateix esdeveniment després de modificar una estratègia de recuperació. La funció d'injecció d'errors dirigida només està disponible des de la interfície de la línia d'ordres. Podeu especificar que els errors s'injectin des de la línia d'ordres o en mode d'indicació. Informació relacionada
AN 539: Metodologia de prova o detecció i recuperació d'errors mitjançant CRC en dispositius Intel FPGA
Especificació d'una llista d'errors des de la línia d'ordres
La funció d'injecció d'errors dirigida us permet especificar una llista d'errors des de la línia d'ordres, tal com es mostra a l'exemple següent.ample: c:\Users\sng> quartus_fid -c 1 – i “@1= svgx.sof#i ” -n 2 -user="@1= 0x2274 0x05EF 0x2264 0x0500″ On: c 1 indica que l'FPGA està controlat pel primer cable de l'ordinador. i "@1= six.sof#i" indica que el primer dispositiu de la cadena està carregat amb l'objecte file svgx.sof i s'injectarà amb errors. n 2 indica que s'injectaran dues falles. user="@1= 0x2274 0x05EF 0x2264 0x0500" és una llista d'errors especificada per l'usuari que cal injectar. En aquest example, el dispositiu 1 té dos errors: al fotograma 0x2274, bit 0x05EF i al fotograma 0x2264, bit 0x0500.
Especificació d'una llista d'errors des del mode de sol·licitud
Podeu utilitzar la funció d'injecció d'errors dirigida de manera interactiva especificant que el nombre d'errors sigui 0 (-n 0). El depurador d'injecció d'errors presenta les ordres del mode d'indicació i les seves descripcions.
| Comandament del mode d'indicació | Descripció |
| F | Injectar una fallada |
| E | Llegeix l'EMR |
| S | Errors de fregament |
| Q | Surt |
En mode d'indicació, podeu emetre l'ordre F només per injectar una sola falla en una ubicació aleatòria del dispositiu. En el següent exampque utilitzen l'ordre F en mode d'indicador, s'injecten tres errors. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC +
- Error 1: error d'un bit al fotograma 0x12, bit 0x34
- Error 2: error no corregible al fotograma 0x56, bit 0x78 (un * indica un error de diversos bits)
- Error 3: error de doble adjacent a la trama 0x9A, bit 0xBC (a + indica un error de doble bit)
F 0x12 0x34 0x56 0x78 * S'injecta un error (per defecte): Error 1: error d'un sol bit al fotograma 0x12, bit 0x34. Les ubicacions posteriors a la primera ubicació de fotograma/bit s'ignoren. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC + 0xDE 0x00
S'injecten tres errors:
- Error 1: error d'un bit al fotograma 0x12, bit 0x34
- Error 2: error incorregible al fotograma 0x56, bit 0x78
- Error 3: error doble adjacent al fotograma 0x9A, bit 0xBC
- Les ubicacions posteriors als 3 primers parells fotograma/bit s'ignoren
Determinació d'ubicacions de bits CRAM
Nota:
Quan el Fault Injection Debugger detecta un error CRAM EDCRC, el Registre de missatges d'error (EMR) conté la síndrome, el número de trama, la ubicació del bit i el tipus d'error (un, doble o multibit) de l'error CRAM detectat. Durant la prova del sistema, deseu el contingut de l'EMR informat pel depurador d'injecció d'errors quan detecteu una fallada EDCRC. Amb el contingut de l'EMR gravat, podeu subministrar els números de trama i de bits al depurador d'injecció d'errors per reproduir els errors observats durant les proves del sistema, per dissenyar més i caracteritzar una resposta de recuperació del sistema a aquest error.
Informació relacionada
AN 539: metodologia de prova o detecció i recuperació d'errors mitjançant CRC en dispositius Intel FPGA
Opcions avançades de la línia d'ordres: regions ASD i ponderació del tipus d'error
Podeu utilitzar la interfície de línia d'ordres del depurador d'injecció d'errors per injectar errors a les regions ASD i ponderar els tipus d'error. En primer lloc, especifiqueu la combinació de tipus d'error (bit únic, adjacent doble i incorregible de diversos bits) mitjançant el pes . . opció. Per example, per a una combinació de 50% d'errors individuals, 30% d'errors dobles adjacents i 20% d'errors incorregibles de diversos bits, utilitzeu l'opció –weight=50.30.20. A continuació, per orientar una regió ASD, utilitzeu l'opció -smh per incloure l'SMH file i indiqueu la regió ASD a la qual s'orienta. Per example: $ quartus_fid –cable=USB-BlasterII –index “@1=svgx.sof#pi” –weight=100.0.0 –smh=”@1=svgx.smh#2″ –número=30
Aquest exampl'ordre:
- Programa el dispositiu i injecta errors (cadena pi)
- Injecta errors d'un sol bit al 100% (100.0.0)
- S'injecta només a ASD_REGION 2 (indicat pel número 2)
- Injecta 30 falles
Arxius de la Guia de l'usuari de Fault Injection IP Core
| Versió IP Core | Guia d'usuari |
| 18.0 | Fault Injection Intel FPGA IP Core Guia d'usuari |
| 17.1 | Guia de l'usuari Intel FPGA Fault Injection IP Core |
| 16.1 | Altera Fault Injection IP Core Guia d'usuari |
| 15.1 | Altera Fault Injection IP Core Guia d'usuari |
Si una versió bàsica d'IP no apareix a la llista, s'aplica la guia d'usuari de la versió bàsica d'IP anterior.
Historial de revisions de documents per a la Guia d'usuari principal d'injecció d'errors IP
| Versió del document | Versió Intel Quartus Prime | Canvis |
| 2019.07.09 | 18.1 | S'ha actualitzat el Descripció del pin IP d'injecció d'errors tema per aclarir els senyals Reset, error_injected i error_scrubbed. |
| 2018.05.16 | 18.0 | • S'han afegit els temes següents del manual d'Intel Quartus Prime Pro Edition:
— Definició de zones d'injecció de falla i subtemes. — Ús del depurador d'injecció d'errors i subtemes. — Interfície de línia d'ordres i subtemes. • S'ha reanomenat Intel FPGA Fault Injection IP core a Fault Injection Intel FPGA IP. |
| Data | Versió | Canvis |
| 2017.11.06 | 17.1 | • Rebrandat com a Intel.
• S'ha afegit compatibilitat amb dispositius Intel Cyclone 10 GX. |
| 2016.10.31 | 16.1 | Suport del dispositiu actualitzat. |
| 2015.12.15 | 15.1 | • S'ha canviat el programari Quartus II a Quartus Prime.
• S'ha corregit l'enllaç relacionat amb l'auto-referència. |
| 2015.05.04 | 15.0 | Alliberament inicial. |
Documents/Recursos
 |
Intel UG-01173 Nucli IP FPGA d'injecció d'errors [pdfGuia de l'usuari UG-01173 Nucli IP FPGA d'injecció d'avaria, UG-01173, Nucli IP FPGA d'injecció d'errors, Injecció c, Nucli IP FPGA d'injecció |
