intel UG-01173 Fault Injection FPGA IP Core

Fault Injection Посібник користувача Intel® FPGA IP Core

IP-ядро Intel® FPGA вводить помилки в оперативну пам’ять конфігурації (CRAM) пристрою FPGA. Ця процедура імітує м’які помилки, які можуть виникнути під час нормальної роботи через одноразові порушення (SEU). SEU є рідкісними подіями, тому їх важко перевірити. Після того, як ви запровадили IP-ядро Fault Injection у свій проект і налаштували свій пристрій, ви можете використовувати інструмент Intel Quartus® Prime Fault Injection Debugger, щоб викликати навмисні помилки в FPGA, щоб перевірити реакцію системи на ці помилки.

Пов'язана інформація

• Порушення однієї події
• AN 737: Виявлення та відновлення SEU у пристроях Intel Arria 10

особливості

• Дозволяє оцінити реакцію системи для пом’якшення функціональних переривань на одну подію (SEFI).
• Дозволяє виконувати визначення характеристик SEFI на підприємстві, усуваючи потребу в тестуванні променя всієї системи. Натомість ви можете обмежити перевірку променя вимірюванням часу (FIT)/Mb на рівні пристрою.
• Масштабуйте показники FIT відповідно до характеристики SEFI, що відповідає вашій архітектурі проекту. Ви можете випадковим чином розподілити ін’єкції помилок по всьому пристрою або обмежити їх певними функціональними областями, щоб прискорити тестування.
• Оптимізуйте свій дизайн, щоб зменшити збої, спричинені одноразовою подією (SEU).

Підтримка пристроїв

IP-ядро Fault Injection підтримує пристрої сімейства Intel Arria® 10, Intel Cyclone® 10 GX і Stratix® V. Сімейство Cyclone V підтримує Fault Injection на пристроях із суфіксом -SC у коді замовлення. Зверніться до місцевого торгового представника, щоб отримати інформацію про замовлення пристроїв із суфіксом -SC Cyclone V.

Використання ресурсів і продуктивність
Програмне забезпечення Intel Quartus Prime генерує наступну оцінку ресурсу для Stratix V A7 FPGA. Результати для інших пристроїв схожі.

Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги. *Інші назви та бренди можуть бути власністю інших осіб.

Продуктивність і використання ресурсів IP Core FPGA

пристрій	ALMs	Логічні регістри		M20K
		Первинний	Вторинний
Stratix V A7	3,821	5,179	0	0

Інсталяція програмного забезпечення Intel Quartus Prime містить IP-бібліотеку Intel FPGA. Ця бібліотека надає багато корисних IP-ядер для використання у виробництві без необхідності додаткової ліцензії. Деякі IP-ядра Intel FPGA потребують придбання окремої ліцензії для використання у виробництві. Режим оцінки Intel FPGA IP дозволяє оцінити ці ліцензовані IP-ядра Intel FPGA у симуляції та апаратному забезпеченні, перш ніж прийняти рішення про придбання повної ліцензії на виробництво IP-ядра. Вам потрібно лише придбати повну ліцензію на виробництво ліцензованих ядер Intel IP після завершення тестування апаратного забезпечення та готовності використовувати IP у виробництві. Програмне забезпечення Intel Quartus Prime за замовчуванням встановлює ядра IP у таких місцях:

Шлях інсталяції IP Core

Розташування інсталяції IP Core

Розташування	програмне забезпечення	Платформа
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	Windows *
:\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard Edition	вікна
:/intelFPGA_pro/quartus/ip/altera	Intel Quartus Prime Pro Edition	Linux *
:/intelFPGA/quartus/ip/altera	Intel Quartus Prime Standard Edition	Linux

Примітка: Програмне забезпечення Intel Quartus Prime не підтримує пробіли в шляху встановлення.

Налаштування та генерація IP-ядер
Ви можете налаштувати IP-ядра для підтримки різноманітних програм. Каталог і редактор параметрів Intel Quartus Prime IP Catalog дозволяють швидко вибирати та налаштовувати основні IP-порти, функції та вихід files.

Редактор IP-каталогу та параметрів
У каталозі IP відображаються ядра IP, доступні для вашого проекту, включаючи IP-адресу Intel FPGA та інші IP-адреси, які ви додаєте до шляху пошуку каталогу IP. Використовуйте такі функції каталогу IP, щоб знайти та налаштувати ядро ​​IP:

• Відфільтрувати IP-каталог, щоб показати IP-адресу для сімейства активних пристроїв або Показати IP-адресу для всіх сімейств пристроїв. Якщо у вас немає відкритого проекту, виберіть сімейство пристроїв у каталозі IP.
• Введіть у поле пошуку, щоб знайти будь-яке повне або часткове ім’я ядра IP у каталозі IP.
• Клацніть правою кнопкою миші назву ядра IP у каталозі IP, щоб відобразити докладні відомості про підтримувані пристрої, відкрити папку інсталяції ядра IP і переглянути посилання на документацію IP.
• Натисніть шукати Partner IP to access partner IP information on the web.

Редактор параметрів запропонує вам вказати назву варіації IP, додаткові порти та вихід file варіанти генерації. Редактор параметрів генерує IP-адресу Intel Quartus Prime верхнього рівня file (.ip) для варіації IP у проектах Intel Quartus Prime Pro Edition. Редактор параметрів генерує IP Quartus верхнього рівня file (.qip) для варіації IP у проектах Intel Quartus Prime Standard Edition. Ці files представляють варіацію IP у проекті та зберігають інформацію про параметри.

Редактор IP-параметрів (Intel Quartus Prime Standard Edition)

Вихід IP Core Generation (Intel Quartus Prime Pro Edition)

Програмне забезпечення Intel Quartus Prime генерує такі результати file структура для окремих IP-ядер, які не є частиною системи Platform Designer.

Individual IP Core Generation Output (Intel Quartus Prime Pro Edition)

• Якщо підтримується та ввімкнено для вашої версії ядра IP.

Вихід Files покоління Intel FPGA IP

File Ім'я	опис
<ваш_ip>.ip	Варіант IP-адреси верхнього рівня file який містить параметризацію ядра IP у вашому проекті. Якщо IP-варіація є частиною системи Platform Designer, редактор параметрів також генерує .qsys file.
<ваш_ip>.cmp	Декларація компонента VHDL (.cmp) file це текст file який містить локальні загальні визначення та визначення портів, які ви використовуєте в дизайні VHDL files.
<ваш_ip>_generation.rpt	Журнал створення IP або Platform Designer file. Відображає підсумок повідомлень під час генерації IP.
продовження...

File Ім'я	опис
<ваш_ip>.qgsimc (тільки для систем Platform Designer)	Кешування моделювання file який порівнює .qsys та .ip files з поточною параметризацією системи Platform Designer та ядра IP. Це порівняння визначає, чи може Platform Designer пропустити регенерацію HDL.
<ваш_ip>.qgsynth (тільки для систем Platform Designer)	Кешування синтезу file який порівнює .qsys та .ip files з поточною параметризацією системи Platform Designer та ядра IP. Це порівняння визначає, чи може Platform Designer пропустити регенерацію HDL.
<ваш_ip>.qip	Містить всю інформацію для інтеграції та компіляції компонента IP.
<ваш_ip>.csv	Містить інформацію про стан оновлення IP-компонента.
.bsf	Символьне представлення варіації IP для використання на блок-схемі Files (.bdf).
<ваш_ip>.spd	Введення file який ip-make-simscript потрібен для створення сценаріїв моделювання. .spd file містить список files, яку ви створюєте для моделювання, разом із інформацією про спогади, які ви ініціалізуєте.
<ваш_ip>.ppf	Пін-планувальник File (.ppf) зберігає призначення портів і вузлів для компонентів IP, які ви створюєте для використання з Pin Planner.
<ваш_ip>_bb.v	Використовуйте чорну скриньку Verilog (_bb.v) file як порожнє оголошення модуля для використання в якості чорної скриньки.
<ваш_ip>_inst.v або _inst.vhd	HDL exampшаблон створення екземпляра. Скопіюйте та вставте вміст цього file у ваш HDL file щоб створити екземпляр варіації IP.
<ваш_ip>.regmap	Якщо IP містить інформацію про реєстр, програмне забезпечення Intel Quartus Prime генерує .regmap file. .regmap file описує інформацію карти регістрів головного та підлеглого інтерфейсів. Це file доповнює .sopcinfo file шляхом надання більш детальної реєстрової інформації про систему. Це file дозволяє відображення реєстру views та настроювану користувачем статистику в системній консолі.
<ваш_ip>.svd	Дозволяє інструментам HPS System Debug view реєстраційні карти периферійних пристроїв, які підключаються до HPS у системі Platform Designer. Під час синтезу програмне забезпечення Intel Quartus Prime зберігає .svd files для підлеглого інтерфейсу, видимого для головних системної консолі в .sof file у сеансі налагодження. Системна консоль читає цей розділ, який Platform Designer запитує інформацію про карту реєстру. Для підлеглих систем Platform Designer отримує доступ до регістрів за іменем.
<ваш_ip>.v <ваш_ip>.vhd	HDL fileякі створюють екземпляри кожного підмодуля або дочірнього IP-ядра для синтезу чи моделювання.
наставник/	Містить сценарій msim_setup.tcl для налаштування та запуску симуляції.
aldec/	Містить сценарій rivierapro_setup.tcl для налаштування та запуску симуляції.
/synopsys/vcs /synopsys/vcsmx	Містить сценарій оболонки vcs_setup.sh для налаштування та запуску симуляції. Містить сценарій оболонки vcsmx_setup.sh і synopsys_sim.setup file щоб налаштувати та запустити симуляцію.
/каденція	Містить сценарій оболонки ncsim_setup.sh та інші налаштування files для налаштування та запуску симуляції.
/xcelium	Містить сценарій оболонки паралельного симулятора xcelium_setup.sh та інші налаштування files для налаштування та запуску симуляції.
/підмодулі	Містить HDL files для підмодуля ядра IP.
<Підмодуль IP>/	Platform Designer створює підкаталоги /synth і /sim для кожного каталогу субмодуля IP, який генерує Platform Designer.

Функціональний опис
Завдяки IP-ядру Fault Injection розробники можуть самостійно виконувати визначення характеристик SEFI, масштабувати показники FIT відповідно до характеристик SEFI та оптимізувати проекти, щоб зменшити вплив SEU.

Пом'якшення збоїв у одній події

Інтегральні схеми та програмовані логічні пристрої, такі як FPGA, чутливі до SEU. SEU — це випадкові неруйнівні події, спричинені двома основними джерелами: альфа-частинками та нейтронами космічного випромінювання. Випромінювання може спричинити зміну стану логічного регістра, біта вбудованої пам’яті або біта RAM конфігурації (CRAM), що призведе до неочікуваної роботи пристрою. Intel Arria 10, Intel Cyclone 10 GX, Arria V, Cyclone V, Stratix V і новіші пристрої мають такі можливості CRAM:

• Виявлення помилок Циклічна перевірка надмірності (EDCRC)
• Автоматичне виправлення порушеного CRAM (скрабування)
• Можливість створити розлад CRAM (введення помилки)

Щоб отримати додаткові відомості про пом’якшення SEU у пристроях Intel FPGA, зверніться до розділу про пом’якшення SEU у посібнику з відповідного пристрою.

Несправність Injection IP PIN Опис

IP-ядро Fault Injection містить наступні контакти введення/виведення.

Виводи вводу/виводу IP Core Injection

Назва PIN-коду	Напрямок штифта	Pin Опис
crcerror_pin	введення	Вхід із розвантажувача реєстру повідомлень про помилку Intel FPGA IP (EMR Unloader IP). Цей сигнал видається, коли EDCRC пристрою виявляє помилку CRC.
emr_data	введення	Вміст реєстру повідомлень про помилки (EMR). Щоб дізнатися про поля EMR, зверніться до посібника з відповідного пристрою. Цей вхід відповідає сигналу інтерфейсу даних Avalon Streaming.
emr_valid	введення	Вказує, що входи emr_data містять дійсні дані. Це дійсний сигнал інтерфейсу Avalon Streaming.
Скинути	введення	Вхід скидання модуля. Скиданням повністю керує Debugger Fault Injection.
error_injected	вихід	Вказує на те, що в CRAM було введено помилку за командою JTAG інтерфейс. Тривалість часу, протягом якого цей сигнал заявляє, залежить від налаштувань JTAG TCK і сигнали блоку управління. Як правило, час становить близько 20 тактів сигналу TCK.
error_scrubbed	вихід	Указує на завершення очищення пристрою згідно з командою JTAG інтерфейс. Тривалість часу, протягом якого цей сигнал заявляє, залежить від налаштувань JTAG TCK і сигнали блоку управління. Як правило, час становить близько 20 тактів сигналу TCK.
intosc	вихід	Додатковий вихід. Fault Injection IP використовує цей годинник, наприкладample, щоб синхронізувати блок EMR_unloader.

Діаграма контактів IP ін'єкції помилок

Використання відладчика Fault Injection і Fault Injection IP Core

Відладчик Fault Injection працює разом із IP-ядром Fault Injection. Спочатку ви створюєте екземпляр ядра IP у своєму проекті, компілюєте та завантажуєте отриману конфігурацію file у ваш пристрій. Потім ви запускаєте Fault Injection Debugger із програмного забезпечення Intel Quartus Prime або з командного рядка, щоб імітувати програмні помилки.

• Налагоджувач впровадження помилок дозволяє вам керувати експериментами з впровадженням помилок в інтерактивному режимі або за допомогою пакетних команд, а також дозволяє вказати логічні області у вашому проекті для впровадження помилок.
• Інтерфейс командного рядка корисний для запуску налагоджувача через сценарій.

Примітка

Налагоджувач Fault Injection взаємодіє з ядром IP Fault Injection через JTAG інтерфейс. Fault Injection IP приймає команди від JTAG інтерфейс і повідомляє про стан назад через JTAG інтерфейс. IP-ядро Fault Injection реалізовано у програмній логіці у вашому пристрої; отже, ви повинні враховувати використання цієї логіки у своєму проекті. Одна методологія полягає в тому, щоб охарактеризувати реакцію вашого проекту на SEU в лабораторії, а потім виключити ядро ​​IP з вашого остаточного розгорнутого проекту.

Ви використовуєте IP-ядро Fault Injection з такими IP-ядрами:

• IP-ядро Error Message Register Unloader, яке зчитує та зберігає дані з надійної схеми виявлення помилок у пристроях Intel FPGA.
• (Додатково) IP-ядро Intel FPGA Advanced SEU Detection, яке порівнює розташування однобітових помилок із картою чутливості під час роботи пристрою, щоб визначити, чи впливає на нього програмна помилка.

Помилка Injection Debugger Overview Блок-схема

Примітки:

1. Fault Injection IP перевертає біти цільової логіки.
2. Налагоджувач впровадження помилок і IP-адреса розширеного виявлення SEU використовують один екземпляр EMR Unloader.
3. IP-ядро Advanced SEU Detection є необов’язковим.

Пов'язана інформація

• Про SMH Files на сторінці 13
• Про EMR Unloader IP Core на сторінці 10
• Про Advanced SEU Detection IP Core на сторінці 11

Створення екземпляра IP-ядра впровадження помилок

ПРИМІТКА

IP-ядро Fault Injection не потребує встановлення будь-яких параметрів. Щоб використовувати ядро ​​IP, створіть новий екземпляр IP, включіть його у свою систему Platform Designer (Standard) і підключіть відповідні сигнали. Ви повинні використовувати IP-ядро Fault Injection з IP-ядром EMR Unloader. IP-ядра Fault Injection і EMR Unloader доступні в Platform Designer і IP Catalog. За бажанням ви можете створити їх безпосередньо у своєму проекті RTL за допомогою Verilog HDL, SystemVerilog або VHDL.

Про EMR Unloader IP Core
IP-ядро EMR Unloader надає інтерфейс до EMR, який постійно оновлюється EDCRC пристрою, який перевіряє біти CRC пристрою на наявність програмних помилок.

ExampLe Platform Designer System, включаючи IP-ядро Fault Injection і IP-ядро EMR Unloader

Example Fault Injection IP Core і EMR Unloader IP Core Блок-схема

Пов'язана інформація
Повідомлення про помилку Register Unloader Посібник користувача Intel FPGA IP Core

Про Advanced SEU Detection IP Core

Використовуйте IP-ядро Advanced SEU Detection (ASD), якщо допуск SEU є проблемою дизайну. Ви повинні використовувати IP-ядро EMR Unloader з IP-ядром ASD. Таким чином, якщо ви використовуєте ASD IP та Fault Injection IP в одній конструкції, вони повинні спільно використовувати вихід EMR Unloader через компонент розділювача Avalon®-ST. На наступному малюнку показано систему Platform Designer, у якій розгалужувач Avalon-ST розподіляє вміст EMR на ядра ASD і Fault Injection IP.

Використання ASD і Fault Injection IP в одній системі Designer Platform

Пов'язана інформація
Advanced SEU Detection Посібник користувача Intel FPGA IP Core

Визначення областей введення несправності
Ви можете визначити конкретні області FPGA для введення помилок за допомогою заголовка карти чутливості (.smh) file. SMH file зберігає координати бітів CRAM пристрою, їх призначену область (ASD Region) і критичність. У процесі проектування ви використовуєте ієрархію tagстворення регіону. Потім під час компіляції Intel Quartus Prime Assembler генерує SMH file. Налагоджувач ін’єкцій помилок обмежує ін’єкції помилок певними регіонами пристрою, які ви визначаєте в SMH file.

Виконання ієрархії Tagging
Ви визначаєте регіони FPGA для тестування, призначаючи регіон ASD для розташування. Ви можете вказати значення ASD Region для будь-якої частини вашої ієрархії дизайну за допомогою вікна Design Partitions.

1. Виберіть «Призначення» ➤ «Дизайн розділів».
2. Клацніть правою кнопкою миші будь-де в рядку заголовка та ввімкніть ASD Region, щоб відобразити стовпець ASD Region (якщо він ще не відображається).
3. Введіть значення від 0 до 16 для будь-якого розділу, щоб призначити його певному регіону ASD.
   • Область ASD 0 зарезервована для невикористаних частин пристрою. Ви можете призначити розділ цій області, щоб вказати її як некритичну.
   • Область ASD 1 є областю за замовчуванням. Усі використовувані частини пристрою призначаються цій області, якщо ви явно не зміните призначення області ASD.

Про SMH Files

SMH file містить таку інформацію:

• Якщо ви не використовуєте ієрархію tagging (тобто дизайн не має явних призначень області ASD в ієрархії дизайну), SMH file перелічує кожен біт CRAM і вказує, чи є він чутливим для дизайну.
• Якщо ви виконали ієрархію tagі змінив призначення регіону ASD за замовчуванням, SMH file перелічує кожен біт CRAM і йому призначається область ASD.

Налагоджувач ін’єкцій помилок може обмежити ін’єкції однією або декількома вказаними регіонами. Щоб скерувати Асемблер для створення SMH file:

• Виберіть Призначення ➤ Пристрій ➤ Параметри пристрою та PIN-коду ➤ CRC виявлення помилок.
• Увімкніть Створення карти чутливості SEU file (.smh).

Використання відладчика Fault Injection

ПРИМІТКА
Щоб використовувати Debugger Fault Injection Debugger, ви підключаєтеся до свого пристрою через JTAG інтерфейс. Потім налаштуйте пристрій і виконайте введення помилок. Щоб запустити Fault Injection Debugger, виберіть «Інструменти» ➤ Fault Injection Debugger у програмному забезпеченні Intel Quartus Prime. Налаштування або програмування пристрою подібне до процедури, що використовується для програматора або логічного аналізатора відведення сигналу.

Відладчик ін'єкції помилок

Щоб налаштувати ваш JTAG ланцюг:

1. Клацніть Hardware Setup. Інструмент відображає обладнання для програмування, підключене до вашого комп’ютера.
2. Виберіть обладнання для програмування, яке ви бажаєте використовувати.
3. Натисніть Закрити.
4. Клацніть «Автоматичне визначення», що заповнить ланцюжок пристроїв програмованими пристроями, знайденими в JTAG ланцюг.

Пов'язана інформація
Функція цілеспрямованої ін’єкції помилок на сторінці 21

Вимоги до обладнання та програмного забезпечення

Для використання програми Fault Injection Debugger потрібне наступне обладнання та програмне забезпечення:

• Рядок FEATURE у вашій ліцензії Intel FPGA, що вмикає IP-ядро Fault Injection. Для отримання додаткової інформації зверніться до місцевого торгового представника Intel FPGA.
• Кабель для завантаження (Intel FPGA Download Cable, Intel FPGA Download Cable II, або II).
• Набір розробки Intel FPGA або розроблена користувачем плата з буквою JTAG підключення до тестованого пристрою.
• (Необов’язково) Рядок FEATURE у вашій ліцензії Intel FPGA, що вмикає IP-ядро Advanced SEU Detection.

Налаштування вашого пристрою та відладчика Fault Injection

Налагоджувач впровадження помилок використовує .sof і (необов’язково) заголовок карти чутливості (.smh) file. Програмний об’єкт File (.sof) налаштовує FPGA. .smh file визначає чутливість бітів CRAM у пристрої. Якщо ви не надасте .smh file, налагоджувач ін’єкції помилок довільно вводить помилки в усі біти CRAM. Щоб указати .sof:

1. Виберіть FPGA, який ви бажаєте налаштувати, у полі Device chain.
2. Натисніть Вибрати File.
3. Перейдіть до .sof і натисніть OK. Налагоджувач впровадження помилок читає .sof.
4. (Необов’язково) Виберіть SMH file.
   Якщо ви не вкажете SMH file, Fault Injection Debugger вводить помилки випадковим чином на весь пристрій. Якщо ви вкажете SMH file, ви можете обмежити ін’єкції використовуваними областями вашого пристрою.
   • Клацніть правою кнопкою миші пристрій у полі «ланцюг пристроїв», а потім виберіть «Вибрати SMH». File.
   • Виберіть свій SMH file.
   • Натисніть OK.
5. Увімкніть програму/налаштувати.
6. Натисніть кнопку Пуск.

Debugger Fault Injection налаштовує пристрій за допомогою .sof.

Контекстне меню для вибору SMH File

Обмежувальні регіони для впровадження помилок

Після завантаження SMH file, ви можете наказати Fault Injection Debugger працювати лише з певними регіонами ASD. Щоб указати регіон(и) ASD, у який потрібно вводити помилки:

1. Клацніть правою кнопкою миші FPGA у полі Device chain (ланцюг пристроїв) і виберіть Show Device Sensitivity Map (Показати карту чутливості пристрою).
2. Виберіть регіон(и) ASD для введення помилки.

Карта чутливості пристрою Viewer

Визначення типів помилок

Ви можете вказати різні типи помилок для введення.

• Поодинокі помилки (SE)
• Подвійні сусідні помилки (DAE)
• Невиправні багатобітові помилки (EMBE)

Пристрої Intel FPGA можуть самостійно виправляти одиничні та подвійні суміжні помилки, якщо ввімкнено функцію очищення. Пристрої Intel FPGA не можуть виправляти багатобітові помилки. Щоб отримати додаткові відомості про налагодження цих помилок, зверніться до розділу про пом’якшення SEU. Ви можете вказати суміш помилок для впорскування та інтервал часу впорскування. Щоб визначити інтервал часу впорскування:

1. У програмі налагодження впровадження помилок виберіть «Інструменти» ➤ «Параметри».
2. Перетягніть червоний контролер до суміші помилок. Крім того, ви можете вказати суміш числово.
3. Вкажіть час інтервалу впорскування.
4. Натисніть OK.

Рисунок 12. Вказівка ​​суміші типів несправностей SEU

Пов'язана інформація Пом’якшення розладів окремої події

Помилки введення

Ви можете вводити помилки в кількох режимах:

• Ввести одну помилку за командою
• Ввести кілька помилок за командою
• Вводити помилки, доки не буде надано команду зупинитися

Щоб ввести ці помилки:

1. Увімкніть параметр Inject Fault.
2. Виберіть, чи потрібно запускати ін’єкцію помилок протягом кількох ітерацій або до зупинки:
   • Якщо ви вирішите працювати до зупинки, Fault Injection Debugger вводить помилки з інтервалом, указаним у діалоговому вікні «Інструменти» ➤ «Параметри».
   • Якщо ви хочете запустити ін’єкцію помилок для певної кількості ітерацій, введіть число.
3. Натисніть кнопку Пуск.

Примітка: Налагоджувач впровадження помилок працює протягом указаної кількості ітерацій або до зупинки. У вікні Intel Quartus Prime Messages відображаються повідомлення про введені помилки. Щоб отримати додаткову інформацію про введені помилки, натисніть Read EMR. Debugger Fault Injection зчитує EMR пристрою та відображає вміст у вікні Messages.

Intel Quartus Prime Error Injection і повідомлення вмісту EMR

Помилки запису
Ви можете записати розташування будь-якої введеної помилки, зазначивши параметри, які повідомляються у вікні Intel Quartus Prime Messages. Якщо, напрampЯкщо впроваджена помилка призводить до поведінки, яку ви хотіли б відтворити, ви можете націлити це місце для ін’єкції. Ви виконуєте цільове впровадження за допомогою інтерфейсу командного рядка Fault Injection Debugger.

Очищення введених помилок
Щоб відновити нормальну роботу FPGA, натисніть «Вичистити». Коли ви очищаєте помилку, функції EDCRC пристрою використовуються для виправлення помилок. Механізм очищення схожий на той, що використовується під час роботи пристрою.

Інтерфейс командного рядка
Ви можете запустити Fault Injection Debugger з командного рядка за допомогою виконуваного файлу quartus_fid, який корисний, якщо ви хочете виконати ін’єкцію помилки зі сценарію.

Таблиця 5. Аргументи командного рядка для впровадження помилки

Короткий аргумент	Довгий аргумент	опис
c	кабель	Укажіть обладнання для програмування або кабель. (Вимагається)
i	індекс	Укажіть активний пристрій для введення помилки. (Вимагається)
n	номер	Укажіть кількість помилок для введення. Значення за замовчуванням: 1. (Необов'язково)
t	час	Інтервал між введеннями. (необов'язково)

Примітка: Використовуйте quartus_fid – допомогти view всі доступні варіанти. Наступний код містить напрampза допомогою інтерфейсу командного рядка Fault Injection Debugger.
################################################

• # Дізнайтеся, які кабелі USB доступні для цього екземпляра
• # Результат показує, що доступний один кабель під назвою «USB-Blaster» #
• $ quartus_fid – список. . .
• Інформація: Команда: quartus_fid –список
  1. USB-Blaster на sj-sng-z4 [USB-0] Інформація: Intel Quartus Prime 64-bit Fault Injection Debugger був успішним. 0 помилок, 0 попереджень
• ################################################
• # Знайдіть, які пристрої доступні на кабелі USB-Blaster
• # Результат показує два пристрої: Stratix V A7 і MAX V CPLD. #
• $ quartus_fid –кабель USB-Blaster -a
• Інформація: Команда: quartus_fid –cable=USB-Blaster -a
• Інформація (208809): Використання кабелю для програмування «USB-Blaster на sj-sng-z4 [USB-0]»
  1. USB-Blaster на sj-sng-z4 [USB-0]
• 029030DD 5SGXEA7H(1|2|3)/5SGXEA7K1/..
• 020A40DD 5M2210Z/EPM2210
• Інформація: Intel Quartus Prime 64-Bit Fault Injection Debugger був успішним.
• 0 помилок, 0 попереджень
• ################################################
• # Програмуйте пристрій Stratix V
• # Параметр –index визначає операції, які виконуються на підключеному пристрої.
• # “=svgx.sof” асоціює .sof file з пристроєм
• # “#p” означає програмування пристрою #
• $ quartus_fid –кабель USB-Blaster –індекс “@1=svgx.sof#p” . . .
• Інформація (209016): Налаштування індексу пристрою 1
• Інформація (209017): пристрій 1 містить JTAG Ідентифікаційний код 0x029030DD
• Інформація (209007): конфігурацію виконано — налаштовано 1 пристрій(а).
• Інформація (209011): Успішно виконана операція(и)
• Інформація (208551): програмний підпис у пристрій 1.
• Інформація: Intel Quartus Prime 64-Bit Fault Injection Debugger був успішним.
• 0 помилок, 0 попереджень
• ################################################
• # Ввести помилку в пристрій.
• # Оператор #i вказує на введення помилок
• # -n 3 вказує на введення 3 помилок #
• $ quartus_fid –кабель USB-Blaster –індекс “@1=svgx.sof#i” -n 3
• Інформація: Команда: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 3
• Інформація (208809): Використання кабелю для програмування «USB-Blaster на sj-sng-z4 [USB-0]»
• Інформація (208521): вводить 3 помилки в пристрій(и)
• Інформація: Intel Quartus Prime 64-Bit Fault Injection Debugger був успішним.
• 0 помилок, 0 попереджень
• ################################################
• # Інтерактивний режим.
• # Використання операції #i з -n 0 переводить налагоджувач в інтерактивний режим.
• # Зауважте, що в попередній сесії було введено 3 помилки;
• # «E» зчитує помилки, які зараз є в ядрі IP-адреси EMR Unloader. #
• $ quartus_fid –кабель USB-Blaster –індекс “@1=svgx.sof#i” -n 0
• Інформація: Команда: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 0
• Інформація (208809): Використання кабелю для програмування «USB-Blaster на sj-sng-z4 [USB-0]»
• Введіть:
• «F» для введення помилки
• "E" для читання EMR
• "S" для очищення помилок
• "Q", щоб вийти з E
• Інформація (208540): Читання масиву EMR
• Інформація (208544): на пристрої 3 виявлено 1 помилки кадру.
• Інформація (208545): Помилка №1: одна помилка у кадрі 0x1028 у біті 0x21EA.
• Інформація (10914): Помилка №2: Невиправна багатобітова помилка у кадрі 0x1116.
• Інформація (208545): Помилка №3: ​​одна помилка у кадрі 0x1848 на біті 0x128C.
• «F» для введення помилки
• "E" для читання EMR
• "S" для очищення помилок
• 'Q', щоб вийти з Q
• Інформація: Intel Quartus Prime 64-bit Fault Injection Debugger був успішним. 0 помилок, 0 попереджень
• Інформація: Максимальний обсяг віртуальної пам'яті: 1522 мегабайти
• Інформація: Обробку завершено: понеділок, 3 листопада 18:50:00 2014
• Інформація: Час, що минув: 00:00:29
• Інформація: Загальний процесорний час (на всіх процесорах): 00:00:13

Функція цілеспрямованої ін'єкції помилок

Примітка

Відладчик ін’єкції помилок випадково вводить помилки в FPGA. Однак функція цільової ін’єкції помилок дозволяє вам ін’єктувати помилки в цільові місця в CRAM. Ця операція може бути корисною, наприкладample, якщо ви помітили подію SEU і хочете перевірити реакцію FPGA або системи на ту саму подію після зміни стратегії відновлення. Функція Targeted Fault Injection доступна лише через інтерфейс командного рядка. Ви можете вказати, що помилки вводяться з командного рядка або в режимі запиту. Пов'язана інформація

AN 539: Методика тестування або виявлення та відновлення помилок за допомогою CRC у пристроях Intel FPGA

Вказівка ​​списку помилок із командного рядка

Функція Targeted Fault Injection дозволяє вказати список помилок із командного рядка, як показано в наступному прикладіample: c:\Users\sng> quartus_fid -c 1 – i “@1= svgx.sof#i ” -n 2 -user=”@1= 0x2274 0x05EF 0x2264 0x0500″ Де: c 1 вказує, що FPGA керується за допомогою першого кабелю на комп’ютері. i “@1= six.sof#i ” вказує, що перший пристрій у ланцюжку завантажено об’єктом file svgx.sof і буде введено з помилками. n 2 означає, що буде введено дві помилки. user=”@1= 0x2274 0x05EF 0x2264 0x0500” – це визначений користувачем список помилок, які потрібно додати. У цьому ексample, пристрій 1 має дві помилки: у кадрі 0x2274, біт 0x05EF і у кадрі 0x2264, біт 0x0500.

Вказівка ​​списку помилок у режимі запиту

Ви можете керувати функцією цільової ін’єкції помилок в інтерактивному режимі, вказавши кількість помилок рівною 0 (-n 0). Відладчик Fault Injection Debugger представляє команди режиму підказки та їхні описи.

Команда режиму підказки	опис
F	Ввести помилку
E	Прочитайте EMR
S	Помилки очищення
Q	Вийти

У режимі підказки ви можете ввести лише команду F, щоб ввести одну помилку у випадковому місці пристрою. У наступному випрampза допомогою команди F у режимі підказки буде введено три помилки. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC +

• Помилка 1 – однобітова помилка у кадрі 0x12, біт 0x34
• Помилка 2 – невиправна помилка у кадрі 0x56, біт 0x78 (* вказує на багатобітову помилку)
• Помилка 3 – подвійна суміжна помилка у кадрі 0x9A, біт 0xBC (+ означає помилку подвійного біта)

F 0x12 0x34 0x56 0x78 * Введено одну помилку (за замовчуванням): Помилка 1 – однобітова помилка у кадрі 0x12, біт 0x34. Розташування після першого кадру/розташування біта ігноруються. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC + 0xDE 0x00

Введено три помилки:

• Помилка 1 – однобітова помилка у кадрі 0x12, біт 0x34
• Помилка 2 – невиправна помилка у кадрі 0x56, біт 0x78
• Помилка 3 – подвійна суміжна помилка у кадрі 0x9A, біт 0xBC
• Розташування після перших 3 пар кадр/біт ігноруються

Визначення розташування бітів CRAM

Примітка: 

Коли налагоджувач впровадження помилок виявляє помилку CRAM EDCRC, реєстр повідомлень про помилки (EMR) містить синдром, номер кадру, розташування біта та тип помилки (одно-, подвійний або багатобітовий) виявленої помилки CRAM. Під час тестування системи збережіть вміст EMR, про який повідомляє Debugger інжекції помилок, коли ви виявляєте помилку EDCRC. За допомогою записаного вмісту EMR ви можете надати номери кадрів і бітів у відладчик Fault Injection Debugger для відтворення помилок, помічених під час тестування системи, для подальшого проектування та характеристики реакції відновлення системи на цю помилку.

Пов'язана інформація
AN 539: Методологія тестування або виявлення та відновлення помилок за допомогою CRC у пристроях Intel FPGA

Розширені параметри командного рядка: регіони ASD і зважування типу помилки

Ви можете використовувати інтерфейс командного рядка Fault Injection Debugger, щоб вводити помилки в області ASD і зважувати типи помилок. По-перше, ви вказуєте комбінацію типів помилок (однорозрядні, подвійні суміжні та багатобітові, які не можна виправити) за допомогою –weight . . варіант. наприкладample, для поєднання 50% одиничних помилок, 30% подвійних суміжних помилок і 20% багатобітових помилок, які не можна виправити, використовуйте опцію –weight=50.30.20. Потім, щоб націлити область ASD, використовуйте параметр -smh, щоб включити SMH file і вкажіть область ASD для націлювання. наприкладample: $ quartus_fid –cable=USB-BlasterII –index “@1=svgx.sof#pi” –weight=100.0.0 –smh=”@1=svgx.smh#2″ –number=30

Цей колишнійampкоманда le:

• Програмує пристрій і вводить помилки (рядок pi)
• Впроваджує 100% однобітових помилок (100.0.0)
• Впроваджує лише в ASD_REGION 2 (позначено #2)
• Вводить 30 помилок

Архів посібника користувача Fault Injection IP Core

Версія IP Core	Посібник користувача
18.0	Fault Injection Посібник користувача Intel FPGA IP Core
17.1	Посібник користувача Intel FPGA Fault Injection IP Core
16.1	Посібник користувача Altera Fault Injection IP Core
15.1	Посібник користувача Altera Fault Injection IP Core

Якщо версії ядра IP немає в списку, застосовується посібник користувача для попередньої версії ядра IP.

Історія версій документів для впровадження помилок. Посібник користувача IP Core

Версія документа	Версія Intel Quartus Prime	Зміни
2019.07.09	18.1	Оновлено Несправність Injection IP PIN Опис розділ для пояснення сигналів Reset, error_injected і error_scrubbed.
2018.05.16	18.0	• Додано наступні теми з Intel Quartus Prime Pro Edition Handbook: —   Визначення областей введення несправності і підтеми. —   Використання відладчика Fault Injection і підтеми. —   Інтерфейс командного рядка і підтеми. • Ядро Intel FPGA Fault Injection IP перейменовано на Fault Injection Intel FPGA IP.

Дата	Версія	Зміни
2017.11.06	17.1	• Перейменовано в Intel. • Додано підтримку пристроїв Intel Cyclone 10 GX.
2016.10.31	16.1	Оновлена ​​підтримка пристрою.
2015.12.15	15.1	• Змінено програмне забезпечення Quartus II на Quartus Prime. • Виправлено посилання на самопосилання.
2015.05.04	15.0	Початковий випуск.

 

Документи / Ресурси

intel UG-01173 Fault Injection FPGA IP Core [pdfПосібник користувача UG-01173 IP-ядро FPGA з інжекцією помилки, UG-01173, IP-ядро FPGA з інжекцією помилки, Injection c, Injection FPGA IP Core

Список літератури

• Посібник користувача