Lõi IP FPGA phun lỗi intel UG-01173
Chèn lỗi Hướng dẫn sử dụng Intel® FPGA IP Core
Lõi IP Intel® FPGA tiêm lỗi đưa lỗi vào cấu hình RAM (CRAM) của thiết bị FPGA. Quy trình này mô phỏng các lỗi mềm có thể xảy ra trong quá trình hoạt động bình thường do sự cố đơn lẻ (SEU). SEU là những sự kiện hiếm gặp và do đó rất khó kiểm tra. Sau khi bạn khởi tạo lõi IP Chèn lỗi vào thiết kế và định cấu hình thiết bị của mình, bạn có thể sử dụng công cụ Trình gỡ lỗi chèn lỗi Intel Quartus® Prime để gây ra các lỗi cố ý trong FPGA nhằm kiểm tra phản ứng của hệ thống đối với các lỗi này.
Thông tin liên quan
- Sự kiện đơn lẻ
- AN 737: Phát hiện và khôi phục SEU trong các thiết bị Intel Arria 10
Đặc trưng
- Cho phép bạn đánh giá phản hồi của hệ thống để giảm thiểu các gián đoạn chức năng sự kiện đơn lẻ (SEFI).
- Cho phép bạn thực hiện mô tả đặc tính SEFI trong nhà, loại bỏ nhu cầu kiểm tra chùm toàn bộ hệ thống. Thay vào đó, bạn có thể giới hạn thử nghiệm chùm tia ở các lỗi đo lường thời gian (FIT)/Mb ở cấp độ thiết bị.
- Chia tỷ lệ FIT theo đặc tính SEFI có liên quan đến kiến trúc thiết kế của bạn. Bạn có thể phân phối ngẫu nhiên các lần tiêm lỗi trên toàn bộ thiết bị hoặc hạn chế chúng ở các khu vực chức năng cụ thể để tăng tốc độ kiểm tra.
- Tối ưu hóa thiết kế của bạn để giảm sự gián đoạn gây ra bởi sự xáo trộn một sự kiện (SEU).
Hỗ trợ thiết bị
Lõi IP Tiêm lỗi hỗ trợ các thiết bị dòng Intel Arria® 10, Intel Cyclone® 10 GX và Stratix® V. Dòng Cyclone V hỗ trợ Fault Injection trên các thiết bị có hậu tố -SC trong mã đặt hàng. Liên hệ với đại diện bán hàng tại địa phương của bạn để biết thông tin đặt hàng trên các thiết bị Cyclone V có hậu tố -SC.
Sử dụng tài nguyên và hiệu suất
Phần mềm Intel Quartus Prime tạo ước tính tài nguyên sau cho FPGA Stratix V A7. Kết quả cho các thiết bị khác là tương tự.
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là các nhãn hiệu của Intel Corporation hoặc các công ty con của Intel. Intel đảm bảo hiệu suất của FPGA và các sản phẩm bán dẫn của mình theo các thông số kỹ thuật hiện tại phù hợp với bảo hành tiêu chuẩn của Intel, nhưng có quyền thực hiện các thay đổi đối với bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc nghĩa vụ pháp lý phát sinh từ việc áp dụng hoặc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật của thiết bị trước khi dựa vào bất kỳ thông tin nào được công bố và trước khi đặt hàng sản phẩm hoặc dịch vụ. * Các tên và thương hiệu khác có thể được coi là tài sản của người khác.
Fault injection IP Core FPGA Hiệu suất và sử dụng tài nguyên
| Thiết bị | ALM | Thanh ghi logic | M20K | |
| Sơ đẳng | Sơ trung | |||
| Stratix V A7 | 3,821 | 5,179 | 0 | 0 |
Cài đặt phần mềm Intel Quartus Prime bao gồm thư viện Intel FPGA IP. Thư viện này cung cấp nhiều lõi IP hữu ích cho mục đích sử dụng sản xuất của bạn mà không cần giấy phép bổ sung. Một số lõi Intel FPGA IP yêu cầu mua giấy phép riêng để sử dụng sản xuất. Chế độ đánh giá IP Intel FPGA cho phép bạn đánh giá các lõi IP Intel FPGA được cấp phép này trong mô phỏng và phần cứng, trước khi quyết định mua giấy phép lõi IP sản xuất đầy đủ. Bạn chỉ cần mua giấy phép sản xuất đầy đủ cho lõi IP Intel được cấp phép sau khi bạn hoàn thành kiểm tra phần cứng và sẵn sàng sử dụng IP trong sản xuất. Theo mặc định, phần mềm Intel Quartus Prime cài đặt lõi IP ở các vị trí sau:
Đường dẫn cài đặt lõi IP
Vị trí lắp đặt lõi IP
| Vị trí | Phần mềm | Nền tảng |
| : \ intelFPGA_pro \ quartus \ ip \ altera | Phiên bản Intel Quartus Prime Pro | Các cửa sổ* |
| : \ intelFPGA \ quartus \ ip \ altera | Phiên bản tiêu chuẩn Intel Quartus Prime | Cửa sổ |
| : / intelFPGA_pro / quartus / ip / altera | Phiên bản Intel Quartus Prime Pro | Linux * |
| : / intelFPGA / quartus / ip / altera | Phiên bản tiêu chuẩn Intel Quartus Prime | Linux |
Ghi chú: Phần mềm Intel Quartus Prime không hỗ trợ khoảng trắng trong đường dẫn cài đặt.
Tùy chỉnh và tạo lõi IP
Bạn có thể tùy chỉnh các lõi IP để hỗ trợ nhiều ứng dụng khác nhau. Danh mục IP Intel Quartus Prime và trình chỉnh sửa tham số cho phép bạn nhanh chóng chọn và định cấu hình các cổng, tính năng và đầu ra lõi IP files.
Danh mục IP và Trình chỉnh sửa tham số
Danh mục IP hiển thị các lõi IP có sẵn cho dự án của bạn, bao gồm IP Intel FPGA và IP khác mà bạn thêm vào đường dẫn tìm kiếm Danh mục IP.. Sử dụng các tính năng sau của Danh mục IP để định vị và tùy chỉnh lõi IP:
- Lọc Danh mục IP để Hiển thị IP cho họ thiết bị đang hoạt động hoặc Hiển thị IP cho tất cả họ thiết bị. Nếu bạn không có dự án nào đang mở, hãy chọn Họ thiết bị trong Danh mục IP.
- Nhập vào trường Tìm kiếm để tìm bất kỳ tên lõi IP đầy đủ hoặc một phần nào trong Danh mục IP.
- Nhấp chuột phải vào tên lõi IP trong Danh mục IP để hiển thị chi tiết về các thiết bị được hỗ trợ, để mở thư mục cài đặt lõi IP và các liên kết đến tài liệu IP.
- Nhấp chuột Tìm kiếm IP đối tác để truy cập thông tin IP đối tác trên web.
Trình chỉnh sửa tham số nhắc bạn chỉ định tên biến thể IP, các cổng tùy chọn và đầu ra file tùy chọn thế hệ. Trình chỉnh sửa tham số tạo IP Intel Quartus Prime cấp cao nhất file (.ip) cho một biến thể IP trong các dự án Intel Quartus Prime Pro Edition. Trình chỉnh sửa tham số tạo Quartus IP cấp cao nhất file (.qip) cho một biến thể IP trong các dự án Intel Quartus Prime Standard Edition. Này files đại diện cho biến thể IP trong dự án và lưu trữ thông tin tham số hóa.
Trình chỉnh sửa thông số IP (Intel Quartus Prime Standard Edition)
Đầu ra thế hệ lõi IP (Phiên bản Intel Quartus Prime Pro)
Phần mềm Intel Quartus Prime tạo ra kết quả sau file cấu trúc cho các lõi IP riêng lẻ không phải là một phần của hệ thống Trình thiết kế nền tảng.
Đầu ra tạo lõi IP riêng lẻ (Phiên bản Intel Quartus Prime Pro)
- Nếu được hỗ trợ và kích hoạt cho biến thể lõi IP của bạn.
Đầu ra Filethế hệ Intel FPGA IP
| File Tên | Sự miêu tả |
| <IP của bạn> .ip | Biến thể IP cấp cao nhất file chứa thông số hóa của lõi IP trong dự án của bạn. Nếu biến thể IP là một phần của hệ thống Trình thiết kế nền tảng, thì trình chỉnh sửa tham số cũng tạo ra một .qsys file. |
| <IP của bạn> .cmp | Khai báo thành phần VHDL (.cmp) file là một văn bản file chứa các định nghĩa chung cục bộ và cổng mà bạn sử dụng trong thiết kế VHDL files. |
| <IP của bạn> _generation.rpt | Nhật ký tạo IP hoặc Trình thiết kế nền tảng file. Hiển thị tóm tắt các thông báo trong quá trình tạo IP. |
| tiếp tục… | |
| File Tên | Sự miêu tả |
| <IP của bạn>.qgsimc (chỉ dành cho hệ thống Trình thiết kế nền tảng) | Bộ nhớ đệm mô phỏng file so sánh .qsys và .ip files với tham số hóa hiện tại của hệ thống Trình thiết kế nền tảng và lõi IP. So sánh này xác định xem Trình thiết kế nền tảng có thể bỏ qua quá trình tái tạo HDL hay không. |
| <IP của bạn>.qgsynth (Chỉ hệ thống Trình thiết kế nền tảng) | Tổng hợp bộ nhớ đệm file so sánh .qsys và .ip files với tham số hóa hiện tại của hệ thống Trình thiết kế nền tảng và lõi IP. So sánh này xác định xem Trình thiết kế nền tảng có thể bỏ qua quá trình tái tạo HDL hay không. |
| <IP của bạn> .qip | Chứa tất cả thông tin để tích hợp và biên dịch thành phần IP. |
| <IP của bạn> .csv | Chứa thông tin về trạng thái nâng cấp của thành phần IP. |
| .bsf | Biểu diễn ký hiệu của biến thể IP để sử dụng trong Sơ đồ khối Files (.bdf). |
| <IP của bạn> .spd | Đầu vào file mà ip-make-simscript yêu cầu để tạo tập lệnh mô phỏng. .spd file chứa một danh sách files bạn tạo ra để mô phỏng, cùng với thông tin về những ký ức mà bạn khởi tạo. |
| <IP của bạn> .ppf | Công cụ lập kế hoạch ghim File (.ppf) lưu trữ các chỉ định cổng và nút cho các thành phần IP mà bạn tạo để sử dụng với Công cụ lập kế hoạch Pin. |
| <IP của bạn> _bb.v | Sử dụng hộp đen Verilog (_bb.v) file như một khai báo mô-đun trống để sử dụng như một hộp đen. |
| <IP của bạn> _inst.v hoặc _inst.vhd | HDL cũampmẫu lập trình le. Sao chép và dán nội dung của cái này file vào HDL của bạn file để khởi tạo biến thể IP. |
| <IP của bạn> .regmap | Nếu IP chứa thông tin đăng ký, phần mềm Intel Quartus Prime sẽ tạo .regmap file. .Regmap file mô tả thông tin bản đồ thanh ghi của giao diện chủ và giao diện phụ. Đây file bổ sung
.sopcinfo file bằng cách cung cấp thông tin đăng ký chi tiết hơn về hệ thống. Đây file cho phép hiển thị đăng ký views và số liệu thống kê có thể tùy chỉnh của người dùng trong Bảng điều khiển Hệ thống. |
| <IP của bạn> .svd | Cho phép các công cụ Gỡ lỗi hệ thống HPS view bản đồ đăng ký của các thiết bị ngoại vi kết nối với HPS trong hệ thống Trình thiết kế nền tảng.
Trong quá trình tổng hợp, phần mềm Intel Quartus Prime lưu trữ .svd files cho giao diện tớ hiển thị cho các trình điều khiển hệ thống chính trong tệp .sof file trong phiên gỡ lỗi. Bảng điều khiển hệ thống đọc phần này, phần mà Trình thiết kế nền tảng truy vấn để đăng ký thông tin bản đồ. Đối với nô lệ hệ thống, Trình thiết kế nền tảng truy cập các thanh ghi theo tên. |
| <IP của bạn>.v
<IP của bạn> .vhd |
HDL files khởi tạo từng mô-đun con hoặc lõi IP con để tổng hợp hoặc mô phỏng. |
| người hướng dẫn/ | Chứa tập lệnh msim_setup.tcl để thiết lập và chạy mô phỏng. |
| aldec / | Chứa tập lệnh rivierapro_setup.tcl để thiết lập và chạy mô phỏng. |
| / tóm tắt / vcs
/ tóm tắt / vcsmx |
Chứa tập lệnh shell vcs_setup.sh để thiết lập và chạy mô phỏng.
Chứa tập lệnh shell vcsmx_setup.sh và Symys_sim.setup file để thiết lập và chạy mô phỏng. |
| / cadence | Chứa tập lệnh shell ncsim_setup.sh và các thiết lập khác files để thiết lập và chạy mô phỏng. |
| /xcelium | Chứa tập lệnh Shell mô phỏng song song xcelium_setup.sh và thiết lập khác files để thiết lập và chạy mô phỏng. |
| / submodules | Chứa HDL files cho mô-đun con lõi IP. |
| <Mô-đun con IP>/ | Trình thiết kế nền tảng tạo các thư mục con /synth và /sim cho mỗi thư mục mô hình con IP mà Trình thiết kế nền tảng tạo ra. |
Mô tả chức năng
Với lõi IP Tiêm lỗi, các nhà thiết kế có thể thực hiện mô tả đặc tính SEFI trong nhà, chia tỷ lệ FIT theo đặc tính SEFI và tối ưu hóa các thiết kế để giảm tác động của SEU.
Giảm thiểu sự cố đơn lẻ
Các mạch tích hợp và các thiết bị logic lập trình được như FPGA dễ bị ảnh hưởng bởi SEU. SEU là các sự kiện ngẫu nhiên, không phá hủy, gây ra bởi hai nguồn chính: hạt alpha và neutron từ các tia vũ trụ. Bức xạ có thể khiến thanh ghi logic, bit bộ nhớ nhúng hoặc bit cấu hình RAM (CRAM) đảo lộn trạng thái của nó, do đó dẫn đến hoạt động của thiết bị không mong muốn. Intel Arria 10, Intel Cyclone 10 GX, Arria V, Cyclone V, Stratix V và các thiết bị mới hơn có các chức năng CRAM sau:
- Phát hiện lỗi Kiểm tra dự phòng theo chu kỳ (EDCRC)
- Tự động sửa CRAM khó chịu (chà)
- Khả năng tạo điều kiện CRAM khó chịu (lỗi tiêm)
Để biết thêm thông tin về giảm thiểu SEU trong các thiết bị Intel FPGA, hãy tham khảo chương Giảm thiểu SEU trong sổ tay thiết bị tương ứng.
Chân IP chèn lỗi Mô tả
Lõi IP tiêm lỗi bao gồm các chân I/O sau.
Chèn lỗi các chân I/O IP lõi
| Tên Pin | Ghim hướng | Mô tả Pin |
| crcerror_pin | đầu vào | Đầu vào từ Thông báo Lỗi Đăng ký Unloader Intel FPGA IP (EMR Unloader IP). Tín hiệu này được xác nhận khi lỗi CRC được phát hiện bởi EDCRC của thiết bị. |
| emr_data | đầu vào | Nội dung Đăng ký Thông báo Lỗi (EMR). Tham khảo sổ tay thiết bị thích hợp cho các trường EMR.
Đầu vào này tuân thủ tín hiệu giao diện dữ liệu Truyền trực tuyến của Avalon. |
| emr_valid | đầu vào | Cho biết đầu vào emr_data chứa dữ liệu hợp lệ. Đây là tín hiệu giao diện hợp lệ của Avalon Streaming. |
| Cài lại | đầu vào | Đầu vào thiết lập lại mô-đun. Việc thiết lập lại được kiểm soát hoàn toàn bởi Trình gỡ lỗi chèn lỗi. |
| lỗi_tiêm | đầu ra | Cho biết một lỗi đã được đưa vào CRAM theo lệnh thông qua JTAG giao diện. Khoảng thời gian tín hiệu này xác nhận tùy thuộc vào cài đặt J của bạn.TAG TCK và tín hiệu khối điều khiển. Thông thường, thời gian là khoảng 20 chu kỳ xung nhịp của tín hiệu TCK. |
| lỗi_chà | đầu ra | Cho biết quá trình quét thiết bị đã hoàn tất theo lệnh thông qua biểu tượng JTAG giao diện. Khoảng thời gian tín hiệu này xác nhận tùy thuộc vào cài đặt J của bạn.TAG TCK và tín hiệu khối điều khiển. Thông thường, thời gian là khoảng 20 chu kỳ xung nhịp của tín hiệu TCK. |
| vào trong | đầu ra | Đầu ra tùy chọn. IP tiêm lỗi sử dụng đồng hồ này, ví dụ:ample, để bấm giờ cho khối EMR_unloader. |
Sơ đồ chân IP chèn lỗi
Sử dụng Trình gỡ lỗi chèn lỗi và Lõi IP chèn lỗi
Trình gỡ lỗi chèn lỗi hoạt động cùng với lõi IP chèn lỗi. Trước tiên, bạn khởi tạo lõi IP trong thiết kế của mình, biên dịch và tải xuống cấu hình kết quả file vào thiết bị của bạn. Sau đó, bạn chạy Trình gỡ lỗi chèn lỗi từ bên trong phần mềm Intel Quartus Prime hoặc từ dòng lệnh để mô phỏng các lỗi mềm.
- Trình gỡ lỗi chèn lỗi cho phép bạn vận hành các thử nghiệm chèn lỗi một cách tương tác hoặc bằng các lệnh hàng loạt và cho phép bạn chỉ định các vùng logic trong thiết kế của mình để chèn lỗi.
- Giao diện dòng lệnh rất hữu ích để chạy trình gỡ lỗi thông qua tập lệnh.
Ghi chú
Trình gỡ lỗi chèn lỗi giao tiếp với lõi IP chèn lỗi thông qua JTAG giao diện. Fault Injection IP chấp nhận các lệnh từ JTAG giao diện và báo cáo trạng thái trở lại thông qua JTAG giao diện. Lõi IP Tiêm lỗi được triển khai theo logic mềm trong thiết bị của bạn; do đó, bạn phải tính đến việc sử dụng logic này trong thiết kế của mình. Một phương pháp là mô tả phản ứng của thiết kế đối với SEU trong phòng thí nghiệm và sau đó loại bỏ lõi IP khỏi thiết kế được triển khai cuối cùng của bạn.
Bạn sử dụng lõi IP Fault Injection với các lõi IP sau:
- Thông báo lỗi Đăng ký lõi IP Unloader, đọc và lưu trữ dữ liệu từ mạch phát hiện lỗi cứng trong các thiết bị Intel FPGA.
- (Tùy chọn) Lõi IP Intel FPGA Phát hiện SEU Nâng cao, so sánh các vị trí lỗi bit đơn với bản đồ độ nhạy trong quá trình vận hành thiết bị để xác định xem lỗi mềm có ảnh hưởng đến nó hay không.
Trình gỡ lỗi chèn lỗi kết thúcview Sơ đồ khối
Ghi chú:
-
Fault Injection IP lật các bit của logic được nhắm mục tiêu.
-
Trình gỡ lỗi chèn lỗi và IP phát hiện SEU nâng cao sử dụng cùng một phiên bản EMR Unloader.
-
Lõi IP Phát hiện SEU Nâng cao là tùy chọn.
Thông tin liên quan
- Giới thiệu về SMH Fileở trang 13
- Giới thiệu về Lõi IP EMR Unloader trên trang 10
- Giới thiệu về Lõi IP Phát hiện SEU Nâng cao ở trang 11
Khởi tạo lõi IP tiêm lỗi
GHI CHÚ
Lõi IP Fault Injection không yêu cầu bạn thiết lập bất kỳ tham số nào. Để sử dụng lõi IP, hãy tạo một phiên bản IP mới, đưa nó vào hệ thống Trình thiết kế nền tảng (Tiêu chuẩn) của bạn và kết nối các tín hiệu nếu thích hợp. Bạn phải sử dụng lõi IP Tiêm lỗi với lõi IP EMR Unloader. Các lõi IP Chèn lỗi và EMR Unloader có sẵn trong Trình thiết kế nền tảng và Danh mục IP. Theo tùy chọn, bạn có thể khởi tạo chúng trực tiếp vào thiết kế RTL của mình, sử dụng Verilog HDL, SystemVerilog hoặc VHDL.
Giới thiệu về lõi IP EMR Unloader
Lõi IP của EMR Unloader cung cấp một giao diện cho EMR, được cập nhật liên tục bởi EDCRC của thiết bị để kiểm tra các bit CRAM của thiết bị CRC để tìm các lỗi mềm.
Example Hệ thống thiết kế nền tảng bao gồm Lõi IP tiêm lỗi và Lõi IP trình dỡ tải EMR
Example Sơ đồ khối lõi IP tiêm lỗi tiêm và EMR Unloader
Thông tin liên quan
Thông báo lỗi Register Unloader Hướng dẫn sử dụng Intel FPGA IP Core
Giới thiệu về Lõi IP Phát hiện SEU Nâng cao
Sử dụng lõi IP Phát hiện SEU Nâng cao (ASD) khi dung sai SEU là mối quan tâm thiết kế. Bạn phải sử dụng lõi IP EMR Unloader với lõi IP ASD. Do đó, nếu bạn sử dụng ASD IP và Fault Injection IP trong cùng một thiết kế, chúng phải chia sẻ đầu ra EMR Unloader thông qua thành phần bộ tách Avalon®-ST. Hình dưới đây cho thấy một hệ thống Trình thiết kế nền tảng trong đó bộ tách Avalon-ST phân phối nội dung EMR cho các lõi IP ASD và Fault Injection.
Sử dụng ASD và IP tiêm lỗi trong cùng một hệ thống thiết kế nền tảng
Thông tin liên quan
Hướng dẫn sử dụng Intel FPGA IP Core Phát hiện SEU nâng cao
Xác định các khu vực tiêm lỗi
Bạn có thể xác định các vùng cụ thể của FPGA để chèn lỗi bằng cách sử dụng Tiêu đề bản đồ độ nhạy (.smh) file. các SMH file lưu trữ tọa độ của các bit CRAM của thiết bị, vùng được chỉ định của chúng (Vùng ASD) và mức độ quan trọng. Trong quá trình thiết kế, bạn sử dụng hệ thống phân cấp tagging để tạo vùng. Sau đó, trong quá trình biên dịch, Intel Quartus Prime Assembler tạo SMH file. Trình gỡ lỗi chèn lỗi giới hạn việc chèn lỗi vào các vùng thiết bị cụ thể mà bạn xác định trong SMH file.
Thực hiện phân cấp Tagging
Bạn xác định các vùng FPGA để thử nghiệm bằng cách gán Vùng ASD cho vị trí. Bạn có thể chỉ định giá trị Vùng ASD cho bất kỳ phần nào trong phân cấp thiết kế của mình bằng cách sử dụng Cửa sổ Phân vùng Thiết kế.
- Chọn Bài tập ➤ Cửa sổ Phân vùng Thiết kế.
- Nhấp chuột phải vào bất kỳ đâu trong hàng tiêu đề và bật Vùng ASD để hiển thị cột Vùng ASD (nếu nó chưa được hiển thị).
- Nhập giá trị từ 0 đến 16 cho bất kỳ phân vùng nào để gán nó cho một Vùng ASD cụ thể.
- Vùng ASD 0 được dành riêng cho các phần không sử dụng của thiết bị. Bạn có thể chỉ định một phân vùng cho khu vực này để chỉ định nó là không quan trọng..
- Vùng ASD 1 là vùng mặc định. Tất cả các phần đã sử dụng của thiết bị được gán cho vùng này trừ khi bạn thay đổi rõ ràng việc gán Vùng ASD.
Giới thiệu về SMH Files
SMH file chứa các thông tin sau:
- Nếu bạn không sử dụng phân cấp tagging (nghĩa là thiết kế không có sự phân công Vùng ASD rõ ràng trong hệ thống phân cấp thiết kế), SMH file liệt kê mọi bit CRAM và cho biết liệu nó có nhạy cảm với thiết kế hay không.
- Nếu bạn đã thực hiện phân cấp tagging và thay đổi các gán Vùng ASD mặc định, SMH file liệt kê mọi bit CRAM và nó được gán vùng ASD.
Trình gỡ lỗi tiêm lỗi có thể giới hạn việc tiêm vào một hoặc nhiều vùng được chỉ định. Để chỉ đạo Assembler tạo một SMH file:
- Chọn Bài tập ➤ Thiết bị ➤ Tùy chọn thiết bị và mã pin ➤ CRC phát hiện lỗi.
- Bật bản đồ độ nhạy Generate SEU file (.smh) tùy chọn.
Sử dụng Trình gỡ lỗi tiêm lỗi
GHI CHÚ
Để sử dụng Trình gỡ lỗi chèn lỗi, bạn kết nối với thiết bị của mình qua JTAG giao diện. Sau đó, định cấu hình thiết bị và thực hiện tiêm lỗi. Để khởi chạy Trình gỡ lỗi chèn lỗi, hãy chọn Công cụ ➤ Trình gỡ lỗi chèn lỗi trong phần mềm Intel Quartus Prime. Cấu hình hoặc lập trình thiết bị tương tự như quy trình được sử dụng cho Bộ lập trình hoặc Bộ phân tích logic điểm nhấn tín hiệu.
Trình gỡ lỗi chèn lỗi
Để định cấu hình J của bạnTAG xích:
- Nhấp vào Thiết lập phần cứng. Công cụ hiển thị phần cứng lập trình được kết nối với máy tính của bạn.
- Chọn phần cứng lập trình bạn muốn sử dụng.
- Nhấp vào Đóng.
- Nhấp vào Tự động phát hiện, thao tác này sẽ đưa vào chuỗi thiết bị các thiết bị có thể lập trình được tìm thấy trong JTAG xích.
Thông tin liên quan
Tính năng Targeted Fault Injection ở trang 21
Yêu cầu về phần cứng và phần mềm
Cần có phần cứng và phần mềm sau đây để sử dụng Trình gỡ lỗi chèn lỗi:
- FEATURE trong giấy phép Intel FPGA của bạn cho phép lõi IP Tiêm lỗi. Để biết thêm thông tin, hãy liên hệ với đại diện bán hàng Intel FPGA tại địa phương của bạn.
- Cáp tải xuống (Cáp tải xuống Intel FPGA, Cáp tải xuống Intel FPGA II, , hoặc II).
- Bộ công cụ phát triển Intel FPGA hoặc bo mạch do người dùng thiết kế có chữ JTAG kết nối với thiết bị được kiểm tra.
- (Tùy chọn) Dòng FEATURE trong giấy phép Intel FPGA của bạn cho phép lõi IP Phát hiện SEU Nâng cao.
Định cấu hình thiết bị của bạn và Trình gỡ lỗi chèn lỗi
Trình gỡ lỗi chèn lỗi sử dụng .sof và (tùy chọn) Tiêu đề bản đồ độ nhạy (.smh) file. Đối tượng phần mềm File (.sof) cấu hình FPGA. .smh file xác định độ nhạy của các bit CRAM trong thiết bị. Nếu bạn không cung cấp .smh file, Trình gỡ lỗi chèn lỗi sẽ chèn lỗi ngẫu nhiên trong các bit CRAM. Để chỉ định một .sof:
- Chọn FPGA bạn muốn cấu hình trong hộp Chuỗi thiết bị.
- Nhấp vào Chọn File.
- Điều hướng đến .sof và nhấp vào OK. Trình gỡ lỗi chèn lỗi đọc .sof.
- (Tùy chọn) Chọn SMH file.
Nếu bạn không chỉ định một SMH file, Trình gỡ lỗi chèn lỗi sẽ chèn lỗi ngẫu nhiên trên toàn bộ thiết bị. Nếu bạn chỉ định một SMH file, bạn có thể hạn chế tiêm vào các khu vực được sử dụng trên thiết bị của mình.- Nhấp chuột phải vào thiết bị trong hộp Chuỗi thiết bị rồi nhấp vào Chọn SMH File.
- Chọn SMH của bạn file.
- Nhấp vào OK.
- Bật Chương trình/Cấu hình.
- Nhấp vào Bắt đầu.
Trình gỡ lỗi chèn lỗi định cấu hình thiết bị bằng cách sử dụng .sof.
Menu ngữ cảnh để chọn SMH File
Các vùng ràng buộc để tiêm lỗi
Sau khi tải một SMH file, bạn có thể chỉ đạo Trình gỡ lỗi chèn lỗi chỉ hoạt động trên các vùng ASD cụ thể. Để chỉ định (các) vùng ASD sẽ đưa vào các lỗi:
- Bấm chuột phải vào FPGA trong hộp Chuỗi thiết bị và bấm Hiển thị Bản đồ Độ nhạy của Thiết bị.
- Chọn (các) vùng ASD để chèn lỗi.
Bản đồ độ nhạy của thiết bị Viewer
Chỉ định các loại lỗi
Bạn có thể chỉ định các loại lỗi khác nhau để tiêm.
- Lỗi đơn (SE)
- Lỗi kép liền kề (DAE)
- Lỗi nhiều bit không thể sửa được (EMBE)
Các thiết bị FPGA của Intel có thể tự sửa lỗi đơn và lỗi kép liền kề nếu tính năng xóa được bật. Các thiết bị FPGA của Intel không thể sửa các lỗi đa bit. Tham khảo chương giảm thiểu SEU để biết thêm thông tin về cách gỡ lỗi các lỗi này. Bạn có thể chỉ định hỗn hợp các lỗi cần tiêm và khoảng thời gian tiêm. Để chỉ định khoảng thời gian tiêm:
- Trong Trình gỡ lỗi chèn lỗi, chọn Công cụ ➤ Tùy chọn.
- Kéo bộ điều khiển màu đỏ vào hỗn hợp lỗi. Ngoài ra, bạn có thể chỉ định hỗn hợp bằng số.
- Chỉ định khoảng thời gian Tiêm.
- Nhấp vào OK.
Hình 12. Chỉ định hỗn hợp các loại lỗi SEU
Thông tin liên quan Giảm thiểu sự khó chịu của một sự kiện
tiêm lỗi
Bạn có thể tiêm lỗi trong một số chế độ:
- Tiêm một lỗi vào lệnh
- Tiêm nhiều lỗi vào lệnh
- Tiêm lỗi cho đến khi có lệnh dừng
Để tiêm các lỗi này:
- Bật tùy chọn Inject Fault.
- Chọn xem bạn muốn chạy tính năng chèn lỗi cho một số lần lặp lại hay cho đến khi dừng:
- Nếu bạn chọn chạy cho đến khi dừng, Trình gỡ lỗi chèn lỗi sẽ chèn lỗi theo khoảng thời gian được chỉ định trong hộp thoại Công cụ ➤ Tùy chọn.
- Nếu bạn muốn chạy tính năng chèn lỗi cho một số lần lặp cụ thể, hãy nhập số đó.
- Nhấp vào Bắt đầu.
Ghi chú: Trình gỡ lỗi chèn lỗi chạy cho số lần lặp được chỉ định hoặc cho đến khi dừng. Cửa sổ Thông báo Intel Quartus Prime hiển thị các thông báo về các lỗi được đưa vào. Để biết thêm thông tin về các lỗi được đưa vào, hãy nhấp vào Đọc EMR. Trình gỡ lỗi chèn lỗi đọc EMR của thiết bị và hiển thị nội dung trong cửa sổ Tin nhắn.
Thông báo nội dung EMR và chèn lỗi Intel Quartus Prime
Lỗi ghi âm
Bạn có thể ghi lại vị trí của bất kỳ lỗi nào được đưa vào bằng cách lưu ý các tham số được báo cáo trong cửa sổ Thông báo Intel Quartus Prime. Nếu, đối với người yêu cũample, một lỗi được đưa vào dẫn đến hành vi mà bạn muốn phát lại, bạn có thể nhắm mục tiêu vị trí đó để đưa vào. Bạn thực hiện tiêm nhắm mục tiêu bằng cách sử dụng giao diện dòng lệnh Trình gỡ lỗi chèn lỗi.
Xóa các lỗi đã tiêm
Để khôi phục chức năng bình thường của FPGA, bấm Scrub. Khi bạn xóa một lỗi, các chức năng EDCRC của thiết bị sẽ được sử dụng để sửa lỗi. Cơ chế chà tương tự như cơ chế được sử dụng trong quá trình vận hành thiết bị.
Giao diện dòng lệnh
Bạn có thể chạy Trình gỡ lỗi chèn lỗi tại dòng lệnh với tệp thực thi quartus_fid, rất hữu ích nếu bạn muốn thực hiện chèn lỗi từ một tập lệnh.
Bảng 5. Đối số dòng lệnh để tiêm lỗi
| Đối số ngắn | Đối số dài | Sự miêu tả |
| c | cáp | Chỉ định phần cứng hoặc cáp lập trình. (Yêu cầu) |
| i | chỉ số | Chỉ định thiết bị hoạt động để tiêm lỗi. (Yêu cầu) |
| n | con số | Chỉ định số lượng lỗi để tiêm. Giá trị mặc định là
1. (Tùy chọn) |
| t | thời gian | Khoảng thời gian giữa các lần tiêm. (Không bắt buộc) |
Ghi chú: Sử dụng quartus_fid –trợ giúp để view tất cả các tùy chọn có sẵn. Đoạn mã sau cung cấp exampcác tập tin bằng cách sử dụng giao diện dòng lệnh Trình gỡ lỗi chèn lỗi.
################################################
- # Tìm hiểu loại cáp USB nào khả dụng cho trường hợp này
- # Kết quả cho thấy có sẵn một cáp, tên là “USB-Blaster” #
- $ quartus_fid –list . . .
- Thông tin: Lệnh: quartus_fid –list
- USB-Blaster trên sj-sng-z4 [USB-0] Thông tin: Trình gỡ lỗi chèn lỗi 64-bit Intel Quartus Prime đã thành công. 0 lỗi, 0 cảnh báo
- ########################################## #
- # Tìm thiết bị nào khả dụng trên cáp USB-Blaster
- # Kết quả hiển thị hai thiết bị: Stratix V A7 và MAX V CPLD. #
- $ quartus_fid –cáp USB-Blaster -a
- Thông tin: Lệnh: quartus_fid –cable=USB-Blaster -a
- Thông tin (208809): Sử dụng cáp lập trình “USB-Blaster trên sj-sng-z4 [USB-0]”
- USB-Blaster trên sj-sng-z4 [USB-0]
- 029030DD 5SGXEA7H(1|2|3)/5SGXEA7K1/..
- 020A40DD 5M2210Z/EPM2210
- Thông tin: Trình gỡ lỗi chèn lỗi Intel Quartus Prime 64-Bit đã thành công.
- 0 lỗi, 0 cảnh báo
- ########################################## #
- # Lập trình thiết bị Stratix V
- # Tùy chọn –index chỉ định các hoạt động được thực hiện trên thiết bị được kết nối.
- # “=svgx.sof” liên kết một .sof file với thiết bị
- # “#p” có nghĩa là lập trình thiết bị #
- $ quartus_fid –cable USB-Blaster –index “@1=svgx.sof#p” . . .
- Thông tin (209016): Định cấu hình chỉ mục thiết bị 1
- Thông tin (209017): Thiết bị 1 chứa JTAG Mã ID 0x029030DD
- Thông tin (209007): Đã cấu hình thành công — 1 (các) thiết bị đã được định cấu hình
- Thông tin (209011): (Các) thao tác đã thực hiện thành công
- Thông tin (208551): Chữ ký chương trình vào thiết bị 1.
- Thông tin: Trình gỡ lỗi chèn lỗi Intel Quartus Prime 64-Bit đã thành công.
- 0 lỗi, 0 cảnh báo
- ########################################## #
- # Đưa lỗi vào thiết bị.
- # Toán tử #i chỉ báo lỗi
- # -n 3 biểu thị tiêm 3 lỗi #
- $ quartus_fid –cable USB-Blaster –index “@1=svgx.sof#i” -n 3
- Thông tin: Lệnh: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 3
- Thông tin (208809): Sử dụng cáp lập trình “USB-Blaster trên sj-sng-z4 [USB-0]”
- Thông tin (208521): Tiêm 3 lỗi vào (các) thiết bị
- Thông tin: Trình gỡ lỗi chèn lỗi Intel Quartus Prime 64-Bit đã thành công.
- 0 lỗi, 0 cảnh báo
- ########################################## #
- # Chế độ tương tác.
- # Sử dụng thao tác #i với -n 0 sẽ đặt trình gỡ lỗi vào chế độ tương tác.
- # Lưu ý rằng 3 lỗi đã được đưa vào trong phiên trước đó;
- # “E” đọc các lỗi hiện có trong lõi IP của EMR Unloader. #
- $ quartus_fid –cable USB-Blaster –index “@1=svgx.sof#i” -n 0
- Thông tin: Lệnh: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 0
- Thông tin (208809): Sử dụng cáp lập trình “USB-Blaster trên sj-sng-z4 [USB-0]”
- Đi vào :
- 'F' để tiêm lỗi
- 'E' để đọc EMR
- 'S' để xóa (các) lỗi
- 'Q' để thoát E
- Thông tin (208540): Đọc mảng EMR
- Thông tin (208544): Đã phát hiện thấy (các) lỗi 3 khung hình trong thiết bị 1.
- Thông tin (208545): Lỗi #1: Lỗi đơn trong khung 0x1028 tại bit 0x21EA.
- Thông tin (10914): Lỗi #2: Lỗi nhiều bit không thể sửa được trong khung 0x1116.
- Thông tin (208545): Lỗi #3: Lỗi đơn trong khung 0x1848 tại bit 0x128C.
- 'F' để tiêm lỗi
- 'E' để đọc EMR
- 'S' để xóa (các) lỗi
- 'Q' để bỏ Q
- Thông tin: Trình gỡ lỗi chèn lỗi 64-bit Intel Quartus Prime đã thành công. 0 lỗi, 0 cảnh báo
- Thông tin: Bộ nhớ ảo tối đa: 1522 megabyte
- Thông tin: Quá trình xử lý đã kết thúc: Mon 3 Nov 18:50:00 2014
- Thông tin: Thời gian đã trôi qua: 00:00:29
- Thông tin: Tổng thời gian CPU (trên tất cả các bộ xử lý): 00:00:13
Tính năng tiêm lỗi được nhắm mục tiêu
Ghi chú
Trình gỡ lỗi chèn lỗi đưa lỗi vào FPGA một cách ngẫu nhiên. Tuy nhiên, tính năng Targeted Fault Injection cho phép bạn chèn lỗi vào các vị trí được nhắm mục tiêu trong CRAM. Hoạt động này có thể hữu ích, ví dụample, nếu bạn ghi nhận một sự kiện SEU và muốn kiểm tra FPGA hoặc phản ứng của hệ thống đối với cùng một sự kiện sau khi sửa đổi chiến lược khôi phục. Tính năng Targeted Fault Injection chỉ khả dụng từ giao diện dòng lệnh. Bạn có thể chỉ định rằng các lỗi được đưa vào từ dòng lệnh hoặc trong chế độ dấu nhắc. Thông tin liên quan
MỘT 539: Phương pháp kiểm tra hoặc phát hiện và khôi phục lỗi bằng CRC trong thiết bị Intel FPGA
Chỉ định danh sách lỗi từ dòng lệnh
Tính năng Targeted Fault Injection cho phép bạn chỉ định một danh sách lỗi từ dòng lệnh, như thể hiện trong ví dụ sauample: c:\Users\sng> quartus_fid -c 1 – i “@1= svgx.sof#i ” -n 2 -user=”@1= 0x2274 0x05EF 0x2264 0x0500″ Trong đó: c 1 cho biết FPGA được điều khiển bằng cáp đầu tiên trên máy tính của bạn. i “@1= six.sof#i ” chỉ ra rằng thiết bị đầu tiên trong chuỗi được tải đối tượng file svgx.sof và sẽ bị lỗi. n 2 chỉ ra rằng hai lỗi sẽ được đưa vào. user=”@1= 0x2274 0x05EF 0x2264 0x0500” là danh sách lỗi do người dùng chỉ định sẽ được đưa vào. Trong ex nàyample, thiết bị 1 có hai lỗi: tại khung 0x2274, bit 0x05EF và tại khung 0x2264, bit 0x0500.
Chỉ định danh sách lỗi từ chế độ nhắc
Bạn có thể vận hành tính năng Chèn lỗi được nhắm mục tiêu một cách tương tác bằng cách chỉ định số lượng lỗi là 0 (-n 0). Trình gỡ lỗi chèn lỗi trình bày các lệnh chế độ nhắc và mô tả của chúng.
| Lệnh chế độ nhắc | Sự miêu tả |
| F | Tiêm một lỗi |
| E | Đọc EMR |
| S | lỗi chà |
| Q | Từ bỏ |
Ở chế độ nhắc, bạn có thể chỉ ra lệnh F để đưa một lỗi duy nhất vào một vị trí ngẫu nhiên trong thiết bị. Trong ex sau đâyamples sử dụng lệnh F trong chế độ nhắc, ba lỗi được đưa vào. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC +
- Lỗi 1 – Lỗi bit đơn ở khung 0x12, bit 0x34
- Lỗi 2 – Lỗi không thể sửa ở khung 0x56, bit 0x78 (dấu * biểu thị lỗi nhiều bit)
- Lỗi 3 – Lỗi kép liền kề tại khung 0x9A, bit 0xBC (dấu + biểu thị lỗi bit kép)
F 0x12 0x34 0x56 0x78 * Một lỗi (mặc định) được đưa vào: Lỗi 1 – Lỗi bit đơn ở khung 0x12, bit 0x34. Các vị trí sau vị trí khung/bit đầu tiên bị bỏ qua. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC + 0xDE 0x00
Ba lỗi được đưa vào:
- Lỗi 1 – Lỗi bit đơn ở khung 0x12, bit 0x34
- Lỗi 2 – Lỗi không sửa được ở khung 0x56, bit 0x78
- Lỗi 3 – Lỗi double- kề nhau tại frame 0x9A, bit 0xBC
- Các vị trí sau 3 cặp khung hình/bit đầu tiên bị bỏ qua
Xác định vị trí bit CRAM
Ghi chú:
Khi Trình gỡ lỗi chèn lỗi phát hiện lỗi CRAM EDCRC, Thanh ghi thông báo lỗi (EMR) chứa hội chứng, số khung, vị trí bit và loại lỗi (đơn, kép hoặc nhiều bit) của lỗi CRAM được phát hiện. Trong quá trình kiểm tra hệ thống, hãy lưu nội dung EMR do Trình gỡ lỗi chèn lỗi báo cáo khi bạn phát hiện lỗi EDCRC. Với nội dung EMR được ghi lại, bạn có thể cung cấp khung và số bit cho Trình gỡ lỗi chèn lỗi để phát lại các lỗi được ghi nhận trong quá trình kiểm tra hệ thống, để thiết kế thêm và mô tả phản hồi khôi phục hệ thống đối với lỗi đó.
Thông tin liên quan
AN 539: Phương pháp kiểm tra hoặc phát hiện và khôi phục lỗi bằng CRC trong thiết bị Intel FPGA
Tùy chọn dòng lệnh nâng cao: Vùng ASD và trọng số loại lỗi
Bạn có thể sử dụng giao diện dòng lệnh của Trình gỡ lỗi chèn lỗi để đưa lỗi vào các vùng ASD và cân nhắc các loại lỗi. Trước tiên, bạn chỉ định hỗn hợp các loại lỗi (bit đơn, kép liền kề và nhiều bit không thể sửa được) bằng cách sử dụng –weight . . lựa chọn. Đối với người yêu cũample, đối với hỗn hợp 50% lỗi đơn, 30% lỗi kép liền kề và 20% lỗi không thể sửa nhiều bit, hãy sử dụng tùy chọn –weight=50.30.20. Sau đó, để nhắm mục tiêu một vùng ASD, hãy sử dụng tùy chọn -smh để bao gồm SMH file và chỉ ra khu vực ASD để nhắm mục tiêu. Đối với người yêu cũample: $ quartus_fid –cable=USB-BlasterII –index “@1=svgx.sof#pi” –weight=100.0.0 –smh=”@1=svgx.smh#2″ –number=30
Cái này cũampcâu lệnh:
- Lập trình thiết bị và tiêm lỗi (chuỗi pi)
- Tiêm 100% lỗi bit đơn (100.0.0)
- Chỉ tiêm vào ASD_REGION 2 (được biểu thị bằng số 2)
- Tiêm 30 lỗi
Lưu trữ hướng dẫn sử dụng lõi IP tiêm lỗi
| Phiên bản IP Core | Hướng dẫn sử dụng |
| 18.0 | Chèn lỗi Hướng dẫn sử dụng Intel FPGA IP Core |
| 17.1 | Hướng dẫn sử dụng lõi IP Intel FPGA Fault Injection |
| 16.1 | Hướng dẫn sử dụng lõi IP của Altera Fault Injection |
| 15.1 | Hướng dẫn sử dụng lõi IP của Altera Fault Injection |
Nếu phiên bản lõi IP không được liệt kê, hướng dẫn sử dụng cho phiên bản lõi IP trước đó sẽ được áp dụng.
Lịch sử sửa đổi tài liệu cho Hướng dẫn sử dụng lõi IP tiêm lỗi
| Phiên bản tài liệu | Phiên bản Intel Quartus Prime | Thay đổi |
| 2019.07.09 | 18.1 | Đã cập nhật Chân IP chèn lỗi Mô tả chủ đề để làm rõ các tín hiệu Đặt lại, error_injected và error_scrubbed. |
| 2018.05.16 | 18.0 | • Đã thêm các chủ đề sau từ Sổ tay Intel Quartus Prime Pro Edition:
— Xác định các khu vực tiêm lỗi và chủ đề phụ. — Sử dụng Trình gỡ lỗi tiêm lỗi và chủ đề phụ. — Giao diện dòng lệnh và chủ đề phụ. • Đổi tên lõi Intel FPGA Fault Injection IP thành Fault Injection Intel FPGA IP. |
| Ngày | Phiên bản | Thay đổi |
| 2017.11.06 | 17.1 | • Đổi tên thành Intel.
• Đã thêm hỗ trợ thiết bị Intel Cyclone 10 GX. |
| 2016.10.31 | 16.1 | Cập nhật hỗ trợ thiết bị. |
| 2015.12.15 | 15.1 | • Thay đổi phần mềm Quartus II thành Quartus Prime.
• Đã sửa lỗi liên kết liên quan tự tham khảo. |
| 2015.05.04 | 15.0 | Phiên bản phát hành đầu tiên. |
Tài liệu / Tài nguyên
 |
Lõi IP FPGA phun lỗi intel UG-01173 [tập tin pdf] Hướng dẫn sử dụng UG-01173 Lõi IP FPGA chèn lỗi, UG-01173, Lõi IP FPGA chèn lỗi, Chèn c, Lõi IP FPGA chèn lỗi |
