תוֹכֶן לְהַסתִיר
1 Intel UG-01173 Fault Injection FPGA IP Core
2 הזרקת תקלות מדריך למשתמש של Intel® FPGA IP Core
3 מסמכים / משאבים
3.1 הפניות
4 פוסטים קשורים

intel-logo

Intel UG-01173 Fault Injection FPGA IP Core

intel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-PRODUCT

הזרקת תקלות מדריך למשתמש של Intel® FPGA IP Core

ליבת ה-Fault Injection Intel® FPGA IP מזריקה שגיאות ל-RAM (CRAM) של התצורה של התקן FPGA. הליך זה מדמה שגיאות רכות שעלולות להתרחש במהלך פעולה רגילה עקב הפרעות באירוע בודד (SEUs). SEUs הם אירועים נדירים ולכן קשה לבדוק אותם. לאחר שתיצור את ליבת ה-IP של הזרקת תקלות בעיצוב שלך ותגדיר את המכשיר שלך, תוכל להשתמש בכלי Intel Quartus® Prime Fault Injection Debugger כדי לגרום לשגיאות מכוונות ב-FPGA כדי לבדוק את תגובת המערכת לשגיאות אלו.

מידע קשור

  • אירוע בודד
  • AN 737: זיהוי ושחזור SEU במכשירי Intel Arria 10

תכונות

  • מאפשר לך להעריך את תגובת המערכת להפחתת הפרעות פונקציונליות של אירוע בודד (SEFI).
  • מאפשר לך לבצע אפיון SEFI בתוך הבית, ומבטל את הצורך בבדיקת אלומת המערכת כולה. במקום זאת, אתה יכול להגביל את בדיקת האלומה לכשלים בזמן (FIT)/Mb מדידת ברמת המכשיר.
  • קנה מידה של שיעורי FIT לפי אפיון SEFI הרלוונטי לארכיטקטורת העיצוב שלך. אתה יכול להפיץ באופן אקראי זריקות תקלות בכל המכשיר, או להגביל אותן לאזורים תפקודיים ספציפיים כדי לזרז את הבדיקה.
  • בצע אופטימיזציה של העיצוב שלך כדי להפחית את ההפרעות הנגרמות כתוצאה מהפרעות אירוע בודד (SEU).

תמיכה במכשיר

ליבת ה-IP של Fault Injection תומכת במכשירים ממשפחת Intel Arria® 10, Intel Cyclone® 10 GX ו- Stratix® V. משפחת Cyclone V תומכת בהזרקת תקלות במכשירים עם סיומת -SC בקוד ההזמנה. צור קשר עם נציג המכירות המקומי שלך לקבלת מידע על הזמנה של מכשירי סיומת -SC Cyclone V.

ניצול משאבים וביצועים
תוכנת Intel Quartus Prime מייצרת את הערכת המשאבים הבאה עבור Stratix V A7 FPGA. התוצאות עבור מכשירים אחרים דומות.

תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים. *שמות ומותגים אחרים עשויים להיטען כרכושם של אחרים.

הזרקת תקלות IP Core FPGA ביצועים וניצול משאבים

הֶתקֵן נְדָבָה רישומי לוגיקה M20K
יְסוֹדִי מִשׁנִי
Stratix V A7 3,821 5,179 0 0

התקנת תוכנת Intel Quartus Prime כוללת את ספריית Intel FPGA IP. ספרייה זו מספקת ליבות IP שימושיות רבות לשימוש הייצור שלך ללא צורך ברישיון נוסף. חלק מליבות ה-IP של Intel FPGA דורשות רכישה של רישיון נפרד לשימוש בייצור. מצב הערכת IP FPGA של Intel מאפשר לך להעריך את ליבות ה-IP של Intel FPGA ברישיון אלה בסימולציה ובחומרה, לפני שתחליט לרכוש רישיון ליבת IP לייצור מלא. אתה רק צריך לרכוש רישיון ייצור מלא עבור ליבות IP מורשות של Intel לאחר שתסיים בדיקות חומרה ותהיה מוכן להשתמש ב-IP בייצור. תוכנת Intel Quartus Prime מתקינה ליבות IP במיקומים הבאים כברירת מחדל:

נתיב התקנת ליבת IP

intel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-1

מיקומי התקנת ליבת IP

מִקוּם תוֹכנָה פּלַטפוֹרמָה
:\intelFPGA_pro\quartus\ip\altera מהדורת Intel Quartus Prime Pro חלונות *
:\intelFPGA\quartus\ip\altera Intel Quartus Prime Standard Edition חלונות
:/intelFPGA_pro/quartus/ip/altera מהדורת Intel Quartus Prime Pro לינוקס *
:/intelFPGA/quartus/ip/altera Intel Quartus Prime Standard Edition לינוקס

פֶּתֶק: תוכנת Intel Quartus Prime אינה תומכת ברווחים בנתיב ההתקנה.

התאמה אישית ויצירת ליבות IP
אתה יכול להתאים אישית את ליבות ה-IP כדי לתמוך במגוון רחב של יישומים. קטלוג ועורך הפרמטרים של Intel Quartus Prime IP מאפשרים לך לבחור ולהגדיר במהירות יציאות ליבת IP, תכונות ופלט files.

קטלוג IP ועורך פרמטרים
קטלוג ה-IP מציג את ליבות ה-IP הזמינות עבור הפרויקט שלך, כולל Intel FPGA IP ו-IP אחר שאתה מוסיף לנתיב החיפוש של קטלוג ה-IP. השתמש בתכונות הבאות של קטלוג ה-IP כדי לאתר ולהתאים אישית ליבת IP:

  • סנן קטלוג IP להצגת IP עבור משפחת מכשירים פעילים או הצג IP עבור כל משפחות המכשירים. אם אין לך פרויקט פתוח, בחר את משפחת ההתקנים בקטלוג ה-IP.
  • הקלד בשדה החיפוש כדי לאתר כל שם ליבת IP מלא או חלקי בקטלוג IP.
  • לחץ באמצעות לחצן העכבר הימני על שם ליבת IP בקטלוג IP כדי להציג פרטים על מכשירים נתמכים, כדי לפתוח את תיקיית ההתקנה של ליבת ה-IP ולקישורים לתיעוד IP.
  • נְקִישָׁה חפש Partner IP to access partner IP information on the web.

עורך הפרמטרים מבקש ממך לציין שם וריאציה IP, יציאות אופציונליות ופלט file אפשרויות דור. עורך הפרמטרים יוצר IP Intel Quartus Prime ברמה העליונה file (.ip) עבור גרסת IP בפרויקטים של Intel Quartus Prime Pro Edition. עורך הפרמטרים יוצר IP של Quartus ברמה העליונה file (.qip) עבור גרסת IP בפרויקטים של Intel Quartus Prime Standard Edition. אלה files מייצגים את וריאציית ה-IP בפרויקט, ומאחסנות מידע פרמטריזציה.

עורך פרמטרי IP (מהדורה סטנדרטית של Intel Quartus Prime)intel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-2

פלט דור ליבת IP (מהדורת Intel Quartus Prime Pro)

תוכנת Intel Quartus Prime מייצרת את הפלט הבא file מבנה לליבות IP בודדות שאינן חלק ממערכת Platform Designer.

פלט יצירת ליבת IP בודד (Intel Quartus Prime Pro Edition)intel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-3

  • אם נתמך ומופעל עבור גרסת ליבת ה-IP שלך.

תְפוּקָה Files של Intel FPGA IP Generation

File שֵׁם תֵאוּר
<your_ip>.ip וריאציה IP ברמה העליונה file שמכיל פרמטריזציה של ליבת IP בפרויקט שלך. אם גרסת ה-IP היא חלק ממערכת של מעצב פלטפורמה, עורך הפרמטרים יוצר גם .qsys file.
<your_ip>.cmp הצהרת רכיבי VHDL (.cmp) file הוא טקסט file שמכיל הגדרות גנריות ויציאות מקומיות שבהן אתה משתמש בעיצוב VHDL files.
<your_ip>_generation.rpt יומן יצירת IP או פלטפורמת מעצב file. מציג סיכום של ההודעות במהלך יצירת IP.
נִמשָׁך…
File שֵׁם תֵאוּר
<your_ip>.qgsimc (מערכות מעצב פלטפורמות בלבד) שמירה במטמון של סימולציה file המשווה את ה-.qsys ו-.ip files עם הפרמטר הנוכחי של מערכת מעצב הפלטפורמה וליבת ה-IP. השוואה זו קובעת אם פלטפורמת מעצב יכול לדלג על חידוש ה-HDL.
<your_ip>.qgsynth (מערכות מעצב פלטפורמות בלבד) מטמון סינתזה file המשווה את ה-.qsys ו-.ip files עם הפרמטר הנוכחי של מערכת מעצב הפלטפורמה וליבת ה-IP. השוואה זו קובעת אם פלטפורמת מעצב יכול לדלג על חידוש ה-HDL.
<your_ip>.qip מכיל את כל המידע לשילוב והידור של רכיב ה-IP.
<your_ip>.csv מכיל מידע על מצב השדרוג של רכיב ה-IP.
.bsf ייצוג סמל של גרסת ה-IP לשימוש בתרשים בלוקים Files (.bdf).
<your_ip>.spd קֶלֶט file ש-ip-make-simscript דורש כדי ליצור סקריפטים של סימולציה. ה-.spd file מכיל רשימה של fileאתה יוצר עבור סימולציה, יחד עם מידע על זיכרונות שאתה מאתחל.
<your_ip>.ppf מתכנן הסיכות File (.ppf) מאחסן את הקצאות היציאה והצומת עבור רכיבי IP שאתה יוצר לשימוש עם מתכנן ה-Pin.
<your_ip>_bb.v השתמש ב-Blackbox של Verilog (_bb.v) file כהצהרת מודול ריקה לשימוש כ-Blackbox.
<your_ip>_inst.v או _inst.vhd HDL לשעברampתבנית מופע. העתק והדבק את התוכן של זה file לתוך ה-HDL שלך file כדי ליצור את וריאציית ה-IP.
<your_ip>.regmap אם ה-IP מכיל מידע רישום, תוכנת Intel Quartus Prime מייצרת את ‎.regmap file. מפת ה-.regmap file מתאר את מידע מפת הרישום של ממשקי מאסטר ועבדים. זֶה file משלים

ה-.sopcinfo file על ידי מתן מידע רישום מפורט יותר על המערכת. זֶה file מאפשר תצוגת רישום views וסטטיסטיקות הניתנות להתאמה אישית של משתמשים במסוף המערכת.
<your_ip>.svd מאפשר לכלי איתור באגים של מערכת HPS לבצע view מפות הרישום של ציוד היקפי שמתחבר ל-HPS בתוך מערכת Platform Designer.

במהלך הסינתזה, תוכנת Intel Quartus Prime מאחסנת את ה-.svd files עבור ממשק עבדים גלוי למאסטרים של מסוף המערכת ב-.sof file בסשן באגים. מסוף המערכת קורא את הסעיף הזה, שמעצב הפלטפורמה מבקש מידע על מפת הרישום. עבור עבדי מערכת, Platform Designer ניגש לרשמים לפי שם.
<your_ip>.v

<your_ip>.vhd

 HDL files שמציגים כל תת-מודול או ליבת IP ילד לסינתזה או סימולציה.
מנטור/ מכיל סקריפט msim_setup.tcl להגדרה והרצה של סימולציה.
aldec/ מכיל סקריפט rivierapro_setup.tcl להגדרה והרצה של סימולציה.
/synopsys/vcs

/synopsys/vcsmx

 מכיל סקריפט מעטפת vcs_setup.sh כדי להגדיר ולהפעיל סימולציה.

מכיל סקריפט מעטפת vcsmx_setup.sh ו-synopsys_sim.setup file כדי להגדיר ולהפעיל סימולציה.
/קדנס מכיל סקריפט מעטפת ncsim_setup.sh והגדרות אחרות files כדי להגדיר ולהפעיל סימולציה.
/xcelium מכיל סקריפט מעטפת סימולטור מקביל xcelium_setup.sh והגדרות אחרות files כדי להגדיר ולהפעיל סימולציה.
/תת-מודולים מכיל HDL files עבור תת-מודול ליבת IP.
<תת-מודול IP>/ Platform Designer יוצר ספריות משנה /synth ו-/sim עבור כל ספריית תת-מודולי IP ש-Platform Designer מייצר.

תיאור פונקציונלי
עם ליבת ה-IP של הזרקת תקלות, מעצבים יכולים לבצע אפיון SEFI בתוך הבית, להתאים את שיעורי ה-FIT לפי אפיון SEFI, ולמטב תכנונים כדי להפחית את ההשפעה של SEUs.

הפחתת הפרעה באירוע בודד

מעגלים משולבים והתקני לוגיקה ניתנים לתכנות כגון FPGAs רגישים ל-SEUs. SEUs הם אירועים אקראיים, לא הרסניים, הנגרמים משני מקורות עיקריים: חלקיקי אלפא וניוטרונים מקרניים קוסמיות. קרינה עלולה לגרום לאגרגר הלוגי, סיבית זיכרון מוטבע או לסיבית RAM בתצורה (CRAM) להפוך את מצבו, ובכך להוביל לפעולה בלתי צפויה של המכשיר. ל-Intel Arria 10, Intel Cyclone 10 GX, Arria V, Cyclone V, Stratix V והתקנים חדשים יותר יש את יכולות ה-CRAM הבאות:

  • בדיקת שגיאות מחזורית (EDCRC)
  • תיקון אוטומטי של CRAM מוטרד (קרצוף)
  • יכולת ליצור מצב CRAM מוטרד (הזרקת תקלות)

למידע נוסף על הפחתת SEU בהתקני FPGA של Intel, עיין בפרק הפחתת SEU במדריך ההתקן המתאים.

פין IP הזרקת תקלות תיאור

ליבת ה-IP של הזרקת תקלות כוללת את פיני ה-I/O הבאים.

פיני הזרקת תקלות IP Core I/O Pins

שם סיכה כיוון סיכה תיאור סיכה
crcerror_pin קֶלֶט קלט מהודעת השגיאה Register Unloader Intel FPGA IP (EMR Unloader IP). אות זה מוצהר כאשר זוהתה שגיאת CRC על ידי ה-EDCRC של המכשיר.
emr_data קֶלֶט תוכן רישום הודעת השגיאה (EMR). עיין במדריך ההתקן המתאים לשדות EMR.

קלט זה תואם לאות ממשק הנתונים של Avalon Streaming.
emr_valid קֶלֶט מציין שהכניסות של emr_data מכילות נתונים חוקיים. זהו אות ממשק חוקי של Avalon Streaming.
אִתחוּל קֶלֶט קלט איפוס מודול. האיפוס נשלט במלואו על ידי Debugger של הזרקת תקלות.
error_injected תְפוּקָה מציין שגיאה הוזרקה ל-CRAM לפי פקודה דרך ה-JTAG מִמְשָׁק. משך הזמן שהאות הזה קובע תלוי בהגדרות שלך של ה-JTAG אותות TCK ובקרה בלוק. בדרך כלל, הזמן הוא בסביבות 20 מחזורי שעון של אות TCK.
error_scrubbed תְפוּקָה מציין שהקרצוף של המכשיר הושלם לפי פקודה דרך ה-JTAG מִמְשָׁק. משך הזמן שהאות הזה קובע תלוי בהגדרות שלך של ה-JTAG אותות TCK ובקרה בלוק. בדרך כלל, הזמן הוא בסביבות 20 מחזורי שעון של אות TCK.
insc תְפוּקָה פלט אופציונלי. ה-IP של הזרקת תקלות משתמש בשעון זה, למשלample, לשעון בלוק EMR_unloader.

תרשים PIN הזרקת תקלות

intel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-4

שימוש ב-Fault Injection Debugger וב-Fault Injection IP Core

ה-Fault Injection Debugger פועל יחד עם ליבת ה-IP של Fault Injection. ראשית, אתה מיישם את ליבת ה-IP בעיצוב שלך, קומפילציה ומוריד את התצורה המתקבלת file לתוך המכשיר שלך. לאחר מכן, אתה מפעיל את ה-Fault Injection Debugger מתוך תוכנת Intel Quartus Prime או משורת הפקודה כדי לדמות שגיאות רכות.

  • ה-Fault Injection Debugger מאפשר לך להפעיל ניסויים בהזרקת תקלות באופן אינטראקטיבי או על ידי פקודות אצווה, ומאפשר לך לציין את האזורים הלוגיים בתכנון שלך להזרקת תקלות.
  • ממשק שורת הפקודה שימושי להפעלת מאתר הבאגים באמצעות סקריפט.

פֶּתֶק

ה-Fault Injection Debugger מתקשר עם ליבת ה-IP של Fault Injection דרך JTAG מִמְשָׁק. ה-IP הזרקת תקלות מקבל פקודות מה-JTAG ממשק ומדווח על מצב חזרה דרך ה-JTAG מִמְשָׁק. ליבת ה-IP הזרקת תקלות מיושמת בלוגיקה רכה במכשיר שלך; לכן, עליך לקחת בחשבון את השימוש ההגיוני הזה בעיצוב שלך. מתודולוגיה אחת היא לאפיין את תגובת העיצוב שלך ל-SEU במעבדה ולאחר מכן להשמיט את ליבת ה-IP מהעיצוב הסופי שלך שנפרס.

אתה משתמש בליבת ה-IP של הזרקת תקלות עם ליבות ה-IP הבאות:

  • ליבת ה-Error Message Register Unloader IP, שקוראת ומאחסנת נתונים ממעגלי זיהוי השגיאות המוקשים בהתקני FPGA של Intel.
  • (אופציונלי) הליבה המתקדמת של זיהוי SEU Intel FPGA IP, המשווה מיקומי שגיאה של סיביות בודדות למפת רגישות במהלך פעולת המכשיר כדי לקבוע אם שגיאה רכה משפיעה עליו.

באגים של הזרקת תקלות נגמרview תרשים בלוקיםintel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-5

הערות:

  1. ה-IP של הזרקת תקלות הופך את החלקים של ההיגיון הממוקד.
  2. ה-Fault Injection Debugger ו-Advanced SEU Detection IP משתמשים באותו מופע EMR Unloader.
  3. ליבת ה-IP Advanced SEU Detection היא אופציונלית.

מידע קשור

  • לגבי SMH Files בעמוד 13
  • אודות ליבת ה-IP של EMR ​​Unloader בעמוד 10
  • אודות ליבת IP לזיהוי SEU מתקדם בעמוד 11

יצירת ליבת IP הזרקת תקלות

פֶּתֶק

ליבת ה-IP של הזרקת תקלות אינה דורשת ממך להגדיר פרמטרים כלשהם. כדי להשתמש בליבת ה-IP, צור מופע IP חדש, כלול אותו במערכת מעצב הפלטפורמה (סטנדרטי), וחבר את האותות לפי הצורך. עליך להשתמש בליבת ה-IP של הזרקת תקלות עם ליבת ה-IP של EMR ​​Unloader. ליבות ה-IP של הזרקת תקלות ושל EMR ​​Unloader זמינות ב-Platform Designer ובקטלוג ה-IP. לחלופין, אתה יכול להפעיל אותם ישירות לתוך עיצוב ה-RTL שלך, באמצעות Verilog HDL, SystemVerilog או VHDL.

על ליבת ה-IP של EMR ​​Unloader
ליבת ה-IP של EMR ​​Unloader מספקת ממשק ל-EMR, המתעדכן באופן רציף על ידי ה-EDCRC של המכשיר שבודק את סיביות ה-CRAM של המכשיר CRC לאיתור שגיאות רכות.

Example Platform Designer System כולל ליבת IP הזרקת תקלות ו-EMR Unloader IP Coreintel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-6

Example Fault Injection IP Core ו-EMR Unloader IP Core Block Diagram

intel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-7

מידע קשור
הודעת שגיאה Register Unloader Intel FPGA IP Core Guide User

אודות ליבת IP לזיהוי SEU מתקדם

השתמש בליבת ה-IP של זיהוי SEU מתקדם (ASD) כאשר סובלנות SEU היא עניין עיצובי. עליך להשתמש בליבת ה-IP של EMR ​​Unloader עם ליבת ה-ASD IP. לכן, אם אתה משתמש ב-ASD IP וב-Fault Injection IP באותו עיצוב, הם חייבים לשתף את פלט EMR Unloader באמצעות רכיב מפצל Avalon®-ST. האיור הבא מציג מערכת מעצב פלטפורמה שבה מפצל Avalon-ST מפיץ את תוכן ה-EMR לליבות ה-ASD והזרקת תקלות IP.

שימוש ב-ASD ו-IP הזרקת תקלות באותה מערכת מעצבת פלטפורמהintel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-8

מידע קשור
זיהוי SEU מתקדם של Intel FPGA IP Core מדריך למשתמש

הגדרת אזורי הזרקת תקלות
ניתן להגדיר אזורים ספציפיים של ה-FPGA להזרקת תקלות באמצעות כותרת מפת רגישות (.smh) file. ה-SMH file מאחסן את הקואורדינטות של סיביות ה-CRAM של המכשיר, האזור המוקצה להם (ASD Region) והקריטיות. במהלך תהליך העיצוב אתה משתמש בהיררכיה tagמתחילים ליצור את האזור. לאחר מכן, במהלך ההידור, Intel Quartus Prime Assembler מייצר את ה-SMH file. ה-Fault Injection Debugger מגביל את הזרקות השגיאות לאזורי התקן ספציפיים שאתה מגדיר ב-SMH file.

ביצוע היררכיה Tagג'ינג
אתה מגדיר את אזורי ה-FPGA לבדיקה על ידי הקצאת אזור ASD למיקום. אתה יכול לציין ערך אזור ASD עבור כל חלק בהיררכיית העיצוב שלך באמצעות חלון מחיצות עיצוב.

  1. בחר משימות ➤ חלון עיצוב מחיצות.
  2. לחץ לחיצה ימנית במקום כלשהו בשורת הכותרת והפעל את אזור ASD כדי להציג את העמודה אזור ASD (אם היא עדיין לא מוצגת).
  3. הזן ערך מ-0 עד 16 עבור כל מחיצה כדי להקצות אותה לאזור ASD ספציפי.
    • אזור ASD 0 שמור לחלקים שאינם בשימוש של המכשיר. אתה יכול להקצות מחיצה לאזור זה כדי לציין אותה כלא קריטית..
    • אזור ASD 1 הוא אזור ברירת המחדל. כל החלקים בשימוש במכשיר מוקצים לאזור זה אלא אם תשנה במפורש את הקצאת אזור ASD.

לגבי SMH Files

ה-SMH file מכיל את המידע הבא:

  • אם אתה לא משתמש בהיררכיה tagging (כלומר, לעיצוב אין הקצאות מפורשות של אזור ASD בהיררכיית העיצוב), ה-SMH file מפרט כל סיביות CRAM ומציין אם הוא רגיש לעיצוב.
  • אם ביצעת היררכיה tagמשימות והקצאות ברירת המחדל של אזור ASD, ה-SMH file מפרט כל סיביות CRAM ומוקצה לו אזור ASD.

ה-Fault Injection Debugger יכול להגביל את ההזרקות לאזור מסוים או יותר. לכוון את ה-Assembler ליצור SMH file:

  • בחר Assignments ➤ Device ➤ Device and Pin Options ➤ CRC לזיהוי שגיאות.
  • הפעל את מפת הרגישות של ה-SEU file אפשרות (.smh).

שימוש ב-Fault Injection Debugger

פֶּתֶק
כדי להשתמש ב-Fault Injection Debugger, אתה מתחבר למכשיר שלך דרך ה-JTAG מִמְשָׁק. לאחר מכן, הגדר את המכשיר ובצע הזרקת תקלות. כדי להפעיל את ה-Fault Injection Debugger, בחר כלים ➤ Fault Injection Debugger בתוכנת Intel Quartus Prime. קביעת התצורה או תכנות ההתקן דומה להליך המשמש עבור המתכנת או Signal Tap Logic Analyzer.

מאתר באגים בהזרקת תקלות

intel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-9

כדי להגדיר את ה-JTAG שַׁרשֶׁרֶת:

  1. לחץ על הגדרת חומרה. הכלי מציג את חומרת התכנות המחוברת למחשב שלך.
  2. בחר את חומרת התכנות שבה ברצונך להשתמש.
  3. לחץ על סגור.
  4. לחץ על זיהוי אוטומטי, אשר מאכלס את שרשרת המכשירים בהתקנים הניתנים לתכנות שנמצאים ב-JTAG שַׁרשֶׁרֶת.

מידע קשור
תכונת הזרקת תקלות ממוקדת בעמוד 21

דרישות חומרה ותוכנה

החומרה והתוכנה הבאים נדרשות כדי להשתמש ב-Fault Injection Debugger:

  • שורת FEATURE ברישיון Intel FPGA שלך המאפשרת את ליבת ה-IP של הזרקת תקלות. למידע נוסף, צור קשר עם נציג המכירות המקומי של Intel FPGA.
  • כבל הורדה (Intel FPGA Download Cable, Intel FPGA Download Cable II, , או II).
  • ערכת פיתוח Intel FPGA או לוח בעיצוב משתמש עם JTAG חיבור למכשיר הנבדק.
  • (אופציונלי) שורת FEATURE ברישיון Intel FPGA שלך המאפשרת את ליבת ה-IP Advanced SEU Detection.

קביעת תצורה של המכשיר שלך ו-Fault Injection Debugger

ה-Fault Injection Debugger משתמש ב-.sof ו(אופציונלי) ב-Sensitivity Map Header (.smh) file. אובייקט התוכנה File (.sof) מגדיר את ה-FPGA. ה-.smh file מגדיר את הרגישות של סיביות ה-CRAM במכשיר. אם לא תספק .smh file, ה-Fault Injection Debugger מחדיר תקלות באופן אקראי לאורך סיביות ה-CRAM. כדי לציין ‎.sof:

  1. בחר את ה-FPGA שברצונך להגדיר בתיבת שרשרת ההתקן.
  2. לחץ על בחר File.
  3. נווט אל ה-.sof ולחץ על אישור. ה-Fault Injection Debugger קורא את ה-.sof.
  4. (אופציונלי) בחר את ה-SMH file.
    אם לא תציין SMH file, ה-Fault Injection Debugger מחדיר תקלות באופן אקראי בכל המכשיר. אם אתה מציין SMH file, אתה יכול להגביל את ההזרקות לאזורים שבהם נעשה שימוש במכשיר שלך.
    • לחץ לחיצה ימנית על ההתקן בתיבת שרשרת ההתקן ולאחר מכן לחץ על בחר SMH File.
    • בחר את ה-SMH שלך file.
    • לחץ על אישור.
  5. הפעל את תוכנית/הגדר.
  6. לחץ על התחל.

ה-Fault Injection Debugger מגדיר את ההתקן באמצעות .sof.

תפריט הקשר לבחירת ה-SMH File

intel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-10

אזורים מגבילים להזרקת תקלות

לאחר טעינת SMH file, אתה יכול לכוון את ה-Fault Injection Debugger לפעול רק באזורי ASD ספציפיים. כדי לציין את אזורי ה-ASD שבהם יש להזריק תקלות:

  1. לחץ לחיצה ימנית על ה-FPGA בתיבת שרשרת ההתקן, ולחץ על הצג מפת רגישות המכשיר.
  2. בחר את אזורי ה-ASD להזרקת תקלות.

מפת רגישות המכשיר Viewer

intel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-11

ציון סוגי שגיאות

אתה יכול לציין סוגים שונים של שגיאות להזרקה.

  • שגיאות בודדות (SE)
  • שגיאות סמוכות כפולות (DAE)
  • שגיאות מרובות סיביות בלתי ניתנות לתיקון (EMBE)

התקני FPGA של אינטל יכולים לתקן בעצמם שגיאות בודדות וכפולות סמוכות אם תכונת הקרצוף מופעלת. התקני FPGA של אינטל אינם יכולים לתקן שגיאות מרובות סיביות. עיין בפרק על הפחתת SEUs למידע נוסף על ניפוי שגיאות אלה. ניתן לציין את תערובת התקלות להזרקה ואת מרווח זמן ההזרקה. כדי לציין את מרווח זמן ההזרקה:

  1. ב-Fault Injection Debugger, בחר כלים ➤ אפשרויות.
  2. גרור את הבקר האדום לתערובת השגיאות. לחלופין, אתה יכול לציין את התמהיל באופן מספרי.
  3. ציין את זמן מרווח ההזרקה.
  4. לחץ על אישור.

איור 12. ציון התערובת של סוגי תקלות SEUintel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-12

מידע קשור מקל על אירוע בודד

שגיאות הזרקה

אתה יכול להחדיר שגיאות במספר מצבים:

  • הזרק שגיאה אחת בפקודה
  • הזרקת שגיאות מרובות בפקודה
  • הזרקת שגיאות עד לפקודה לעצור

כדי להזריק תקלות אלה:

  1. הפעל את האפשרות Inject Fault.
  2. בחר אם ברצונך להפעיל הזרקת שגיאה במשך מספר איטרציות או עד להפסקה:
    • אם תבחר להפעיל עד להפסקה, ה-Fault Injection Debugger מזריק שגיאות במרווח שצוין בתיבת הדו-שיח כלים ➤ אפשרויות.
    • אם ברצונך להפעיל הזרקת שגיאה עבור מספר מסוים של איטרציות, הזן את המספר.
  3. לחץ על התחל.

פֶּתֶק: ה-Fault Injection Debugger פועל במשך מספר האיטרציות שצוין או עד להפסקה. חלון Intel Quartus Prime Messages מציג הודעות לגבי השגיאות המוזרקות. למידע נוסף על התקלות המוזרקות, לחץ על קרא EMR. ה-Fault Injection Debugger קורא את ה-EMR של המכשיר ומציג את התוכן בחלון ההודעות.

הזרקת שגיאות של Intel Quartus Prime והודעות תוכן EMR

intel-UG-01173-Fault-Injection-FPGA-IP-Core-fig-13

שגיאות הקלטה
אתה יכול לתעד את המיקום של כל תקלה שהוזרקה על ידי ציון הפרמטרים המדווחים בחלון Intel Quartus Prime Messages. אם, למשלampאבל, תקלה שהוזרקה גורמת להתנהגות שתרצה לשחזר, אתה יכול למקד את המיקום הזה להזרקה. אתה מבצע הזרקה ממוקדת באמצעות ממשק שורת הפקודה של Fault Injection Debugger.

ניקוי שגיאות שהוזרקו
כדי לשחזר את הפונקציה הרגילה של ה-FPGA, לחץ על Scrub. כאשר אתה משפשף שגיאה, פונקציות ה-EDCRC של המכשיר משמשות לתיקון השגיאות. מנגנון הקרצוף דומה לזה המשמש במהלך פעולת המכשיר.

ממשק שורת פקודה
אתה יכול להפעיל את ה-Fault Injection Debugger בשורת הפקודה עם קובץ ההפעלה quartus_fid, וזה שימושי אם אתה רוצה לבצע הזרקת תקלות מסקריפט.

טבלה 5. טיעוני שורת הפקודה להזרקת תקלות

טיעון קצר ויכוח ארוך תֵאוּר
c כֶּבֶל ציין חומרת תכנות או כבל. (נדרש)
i מַדָד ציין את ההתקן הפעיל להזרקת תקלה. (נדרש)
n מִספָּר ציין את מספר השגיאות להזרקה. ערך ברירת המחדל הוא

1. (אופציונלי)
t זְמַן זמן מרווח בין הזרקות. (אופציונאלי)

פֶּתֶק: השתמש ב-quartus_fid –help כדי view כל האפשרויות הזמינות. הקוד הבא מספק דוגמהamples באמצעות ממשק שורת הפקודה של Fault Injection Debugger.
###########################################

  • # גלה אילו כבלי USB זמינים עבור מקרה זה
  • # התוצאה מראה שכבל אחד זמין, בשם "USB-Blaster" #
  • $ quartus_fid –list . . .
  • מידע: פקודה: quartus_fid –list
    1. USB-Blaster על sj-sng-z4 [USB-0] מידע: Debugger של Intel Quartus Prime 64-Bit Fault Injection הצליח. 0 שגיאות, 0 אזהרה
  • ###########################################
  • # מצא אילו מכשירים זמינים בכבל USB-Blaster
  • # התוצאה מציגה שני מכשירים: Stratix V A7, ו-MAX V CPLD. #
  • $ quartus_fid –cable USB-Blaster -a
  • מידע: פקודה: quartus_fid –cable=USB-Blaster -a
  • מידע (208809): שימוש בכבל תכנות "USB-Blaster on sj-sng-z4 [USB-0]"
    1. USB-Blaster על sj-sng-z4 [USB-0]
  • 029030DD 5SGXEA7H(1|2|3)/5SGXEA7K1/..
  • 020A40DD 5M2210Z/EPM2210
  • מידע: Debugger Intel Quartus Prime 64-Bit Fault Injection הצליח.
  • 0 שגיאות, 0 אזהרות
  • ###########################################
  • # תכנת את התקן Stratix V
  • # האפשרות –index מציינת פעולות המבוצעות במכשיר מחובר.
  • # "=svgx.sof" משייך .sof file עם המכשיר
  • # "#p" פירושו לתכנת את המכשיר #
  • $ quartus_fid –cable USB-Blaster –index “@1=svgx.sof#p” . . .
  • מידע (209016): הגדרת אינדקס מכשיר 1
  • מידע (209017): מכשיר 1 מכיל JTAG קוד זיהוי 0x029030DD
  • מידע (209007): התצורה הצליחה - הוגדרו מכשיר(ים) אחד
  • מידע (209011): פעולות שבוצעו בהצלחה
  • מידע (208551): תוכנית חתימה למכשיר 1.
  • מידע: Debugger Intel Quartus Prime 64-Bit Fault Injection הצליח.
  • 0 שגיאות, 0 אזהרות
  • ###########################################
  • # הזרקת תקלה למכשיר.
  • # האופרטור #i מציין להזריק תקלות
  • # -n 3 מציין להזריק 3 תקלות #
  • $ quartus_fid –cable USB-Blaster –index “@1=svgx.sof#i” -n 3
  • מידע: פקודה: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 3
  • מידע (208809): שימוש בכבל תכנות "USB-Blaster on sj-sng-z4 [USB-0]"
  • מידע (208521): מזריק 3 שגיאות למכשיר/ים
  • מידע: Debugger Intel Quartus Prime 64-Bit Fault Injection הצליח.
  • 0 שגיאות, 0 אזהרות
  • ###########################################
  • # מצב אינטראקטיבי.
  • # שימוש בפעולת #i עם -n 0 מכניס את מאתר הבאגים למצב אינטראקטיבי.
  • # שימו לב שבמפגש הקודם הוזרקו 3 תקלות;
  • # "E" קורא את התקלות כרגע בליבת ה-IP של EMR ​​Unloader. #
  • $ quartus_fid –cable USB-Blaster –index “@1=svgx.sof#i” -n 0
  • מידע: פקודה: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 0
  • מידע (208809): שימוש בכבל תכנות "USB-Blaster on sj-sng-z4 [USB-0]"
  • להיכנס :
  • 'F' כדי להזריק תקלה
  • 'E' כדי לקרוא EMR
  • 'S' לשגיאות קרצוף
  • 'Q' כדי לפרוש E
  • מידע (208540): מערך קריאת EMR
  • מידע (208544): 3 שגיאות מסגרת זוהו במכשיר 1.
  • מידע (208545): שגיאה מס' 1: שגיאה בודדת במסגרת 0x1028 בסיביות 0x21EA.
  • מידע (10914): שגיאה מס' 2: שגיאה מרובת סיביות בלתי ניתנת לתיקון במסגרת 0x1116.
  • מידע (208545): שגיאה מס' 3: שגיאה בודדת במסגרת 0x1848 בסיביות 0x128C.
  • 'F' כדי להזריק תקלה
  • 'E' כדי לקרוא EMR
  • 'S' לשגיאות קרצוף
  • 'Q' כדי לצאת מ-Q
  • מידע: Debugger של Intel Quartus Prime 64-Bit Fault Injection הצליח. 0 שגיאות, 0 אזהרות
  • מידע: שיא זיכרון וירטואלי: 1522 מגה בייט
  • מידע: העיבוד הסתיים: יום שני, 3 בנובמבר, 18:50:00 2014
  • מידע: זמן שחלף: 00: 00: 29
  • מידע: זמן מעבד כולל (בכל המעבדים): 00:00:13

תכונת הזרקת תקלות ממוקדת

פֶּתֶק

ה-Fault Injection Debugger מחדיר תקלות ל-FPGA באופן אקראי. עם זאת, תכונת הזרקת תקלות ממוקדת מאפשרת לך להחדיר תקלות למיקומים ממוקדים ב-CRAM. פעולה זו עשויה להיות שימושית, למשלample, אם ציינת אירוע SEU וברצונך לבדוק את ה-FPGA או תגובת המערכת לאותו אירוע לאחר שינוי אסטרטגיית שחזור. תכונת הזרקת תקלות ממוקדת זמינה רק מממשק שורת הפקודה. אתה יכול לציין שגיאות יוזרקו משורת הפקודה או במצב הנחיה. מידע קשור

AN 539: מתודולוגיית בדיקה או איתור ושחזור שגיאות באמצעות CRC בהתקני FPGA של Intel

ציון רשימת שגיאות משורת הפקודה

תכונת הזרקת תקלות ממוקדת מאפשרת לך לציין רשימת שגיאות משורת הפקודה, כפי שמוצג בדוגמה הבאהample: c:\Users\sng> quartus_fid -c 1 – i “@1= svgx.sof#i ” -n 2 -user=”@1= 0x2274 0x05EF 0x2264 0x0500″ כאשר: c 1 מציין שה-FPGA נשלט באמצעות הכבל הראשון במחשב. i "@1= six.sof#i " מציין שהמכשיר הראשון בשרשרת נטען באובייקט file svgx.sof ויוזרקו תקלות. n 2 מציין ששתי תקלות יוזרקו. user="@1= 0x2274 0x05EF 0x2264 0x0500" היא רשימה שצוינה על ידי המשתמש של תקלות שיש להזרקה. באקס זהample, למכשיר 1 יש שתי תקלות: ב-frame 0x2274, bit 0x05EF וב-frame 0x2264, bit 0x0500.

ציון רשימת שגיאות ממצב הנחיה

אתה יכול להפעיל את תכונת הזרקת תקלות ממוקדת באופן אינטראקטיבי על ידי ציון מספר התקלות להיות 0 (-n 0). ה-Fault Injection Debugger מציג פקודות מצב הנחיה ותיאוריהן.

פקודת מצב הפקודה תֵאוּר
F להזריק תקלה
E קרא את ה-EMR
S שגיאות קרצוף
Q לְהַפְסִיק

במצב הנחיה, אתה יכול להוציא את פקודת F לבד להזריק תקלה בודדת במיקום אקראי במכשיר. באקס הבאamples באמצעות הפקודה F במצב הנחיה, שלוש שגיאות מוזרקות. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC +

  • שגיאה 1 - שגיאת סיביות בודדת במסגרת 0x12, סיביות 0x34
  • שגיאה 2 - שגיאה בלתי ניתנת לתיקון במסגרת 0x56, סיביות 0x78 (* מציין שגיאה מרובה סיביות)
  • שגיאה 3 - שגיאה סמוכה כפולה במסגרת 0x9A, סיביות 0xBC (a + מציין שגיאת סיביות כפולה)

F 0x12 0x34 0x56 0x78 * הוזרקה שגיאה אחת (ברירת מחדל): שגיאה 1 - שגיאת סיביות בודדת במסגרת 0x12, סיביות 0x34. מתעלמים ממיקומים לאחר מיקום המסגרת/סיביות הראשונה. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC + 0xDE 0x00

שלוש שגיאות מוזרקות:

  • שגיאה 1 - שגיאת סיביות בודדת במסגרת 0x12, סיביות 0x34
  • שגיאה 2 - שגיאה בלתי ניתנת לתיקון במסגרת 0x56, סיביות 0x78
  • שגיאה 3 - שגיאה סמוכה כפולה במסגרת 0x9A, סיביות 0xBC
  • מתעלמים ממיקומים לאחר 3 זוגות הפריימים/סיביות הראשונים

קביעת מיקומי סיביות CRAM

פֶּתֶק: 

כאשר ה-Fault Injection Debugger מזהה שגיאת CRAM EDCRC, מאגר הודעת השגיאה (EMR) מכיל את התסמונת, מספר המסגרת, מיקום הסיביות וסוג השגיאה (יחיד, כפול או רב סיביות) של שגיאת ה-CRAM שזוהתה. במהלך בדיקת המערכת, שמור את תוכן ה-EMR המדווח על ידי Debugger של הזרקת תקלות כאשר אתה מזהה תקלת EDCRC. עם תוכן ה-EMR המוקלט, אתה יכול לספק את מספרי המסגרת והסיביות ל-Fault Injection Debugger כדי להפעיל מחדש את השגיאות שצוינו במהלך בדיקת המערכת, לתכנון נוסף ולאפיין תגובת שחזור מערכת לשגיאה זו.

מידע קשור
AN 539: מתודולוגיית בדיקה או איתור ושחזור שגיאות באמצעות CRC בהתקני FPGA של אינטל

אפשרויות שורת פקודה מתקדמות: אזורי ASD ושקלול סוג שגיאה

אתה יכול להשתמש בממשק שורת הפקודה של Fault Injection Debugger כדי להחדיר שגיאות לאזורי ASD ולשקלל את סוגי השגיאות. ראשית, אתה מציין את תמהיל סוגי השגיאות (סיביות בודדות, צמודות כפולות ורב-סיביות בלתי ניתנות לתיקון) באמצעות המשקל – . . אוֹפְּצִיָה. למשלample, עבור שילוב של 50% שגיאות בודדות, 30% שגיאות סמוכות כפולות ו-20% שגיאות מרובות סיביות שאינן ניתנות לתיקון, השתמש באפשרות –weight=50.30.20. לאחר מכן, כדי למקד לאזור ASD, השתמש באפשרות -smh כדי לכלול את ה-SMH file ומציינים את אזור ה-ASD שאליו יש למקד. למשלample: $ quartus_fid –cable=USB-BlasterII –index “@1=svgx.sof#pi” –weight=100.0.0 –smh=”@1=svgx.smh#2″ –number=30

האקסית הזוampהפקודה:

  • מתכנת את המכשיר ומחדיר תקלות (מחרוזת pi)
  • מזריק 100% תקלות של סיביות בודדות (100.0.0)
  • מזריק רק ל-ASD_REGION 2 (מסומן על ידי מספר 2)
  • מזריק 30 תקלות

הזרקת תקלות IP Core User Guide Archives

גרסת ליבת IP מדריך למשתמש
18.0 הזרקת תקלות מדריך למשתמש של Intel FPGA IP Core
17.1 מדריך למשתמש של Intel FPGA Fault Injection IP Core
16.1 מדריך למשתמש של Altera Fault Injection IP Core
15.1 מדריך למשתמש של Altera Fault Injection IP Core

אם גרסת ליבת IP אינה רשומה, המדריך למשתמש עבור גרסת ליבת IP הקודמת חל.

מסמך היסטוריית תיקונים עבור הזרקת תקלות IP Core מדריך למשתמש

גרסת מסמך גרסת Intel Quartus Prime שינויים
2019.07.09 18.1 עודכן את ה פין IP הזרקת תקלות תיאור נושא להבהרת האותות Reset, error_injected ו- error_scrubbed.
2018.05.16 18.0 • הוסיפו את הנושאים הבאים מהמדריך של Intel Quartus Prime Pro Edition:

—   הגדרת אזורי הזרקת תקלות ותתי נושאים.

—   שימוש ב-Fault Injection Debugger ותתי נושאים.

—   ממשק שורת פקודה ותתי נושאים.

• השם של Intel FPGA Fault Injection IP שונה ל-Fault Injection Intel FPGA IP.
תַאֲרִיך גִרְסָה שינויים
2017.11.06 17.1 • מיתוג מחדש כ-Intel.

• נוספה תמיכה בהתקן Intel Cyclone 10 GX.
2016.10.31 16.1 תמיכה במכשיר מעודכנת.
2015.12.15 15.1 • שינה את תוכנת Quartus II ל- Quartus Prime.

• קישור הקשור להפניה עצמית תוקן.
2015.05.04 15.0 שחרור ראשוני.

 

מסמכים / משאבים

Intel UG-01173 Fault Injection FPGA IP Core [pdfמדריך למשתמש
UG-01173 הזרקת תקלות FPGA IP Core, UG-01173, Fault Injection FPGA IP Core, Injection c, Injection FPGA IP Core

הפניות

פוסטים קשורים

השאר תגובה

כתובת האימייל שלך לא תפורסם. שדות חובה מסומנים *