intel UG-01173 Fault Injection FPGA IP Core

Ubacivanje greške Intel® FPGA IP Core Uputstvo za korisnike

Intel® FPGA IP jezgro ubrizgavanja greške ubacuje greške u konfiguracijski RAM (CRAM) FPGA uređaja. Ova procedura simulira lagane greške koje se mogu pojaviti tokom normalnog rada zbog pojedinačnih poremećaja (SEU). SEU su rijetki događaji i stoga ih je teško testirati. Nakon što instancirate IP jezgro Fault Injection u svoj dizajn i konfigurirate svoj uređaj, možete koristiti Intel Quartus® Prime Fault Injection Debugger alat da izazovete namjerne greške u FPGA kako biste testirali odgovor sistema na ove greške.

Povezane informacije

• Uznemirenje pojedinačnih događaja
• AN 737: SEU otkrivanje i oporavak u Intel Arria 10 uređajima

Karakteristike

• Omogućava vam da procijenite odgovor sistema za ublažavanje pojedinačnih funkcionalnih prekida (SEFI).
• Omogućava vam da izvršite SEFI karakterizaciju u kući, eliminišući potrebu za testiranjem zraka cijelog sistema. Umjesto toga, možete ograničiti testiranje zraka na kvarove u vremenu (FIT)/Mb mjerenja na nivou uređaja.
• Skalirajte stope FIT prema SEFI karakterizaciji koja je relevantna za vašu arhitekturu dizajna. Možete nasumično rasporediti ubrizgavanja grešaka po cijelom uređaju ili ih ograničiti na određena funkcionalna područja kako biste ubrzali testiranje.
• Optimizirajte svoj dizajn kako biste smanjili poremećaje uzrokovane poremećajima u jednom događaju (SEU).

Podrška za uređaje

IP jezgro Fault Injection podržava uređaje iz porodice Intel Arria® 10, Intel Cyclone® 10 GX i Stratix® V. Porodica Cyclone V podržava injektiranje grešaka na uređajima sa sufiksom -SC u kodu za narudžbu. Obratite se lokalnom prodajnom predstavniku za naručivanje informacija o Cyclone V uređajima sa sufiksom -SC.

Korištenje resursa i učinak
Intel Quartus Prime softver generiše sljedeću procjenu resursa za Stratix V A7 FPGA. Rezultati za druge uređaje su slični.

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Ubrizgavanje greške IP Core FPGA performanse i korištenje resursa

Uređaj	ALMs	Logic Registers		M20K
		Primarni	Sekundarni
Stratix V A7	3,821	5,179	0	0

Instalacija softvera Intel Quartus Prime uključuje Intel FPGA IP biblioteku. Ova biblioteka pruža mnogo korisnih IP jezgara za vašu proizvodnju bez potrebe za dodatnom licencom. Neka Intel FPGA IP jezgra zahtijevaju kupovinu posebne licence za proizvodnu upotrebu. Intel FPGA IP Evaluation Mode vam omogućava da procenite ove licencirane Intel FPGA IP jezgre u simulaciji i hardveru, pre nego što odlučite da kupite licencu za punu produkciju IP jezgra. Potrebno je da kupite punu proizvodnu licencu za licencirana Intel IP jezgra nakon što završite testiranje hardvera i budete spremni da koristite IP u proizvodnji. Softver Intel Quartus Prime podrazumevano instalira IP jezgre na sledećim lokacijama:

Putanja za instalaciju IP jezgra

IP Core instalacijske lokacije

Lokacija	Softver	Platforma
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	Windows*
:\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard Edition	Windows
:/intelFPGA_pro/quartus/ip/altera	Intel Quartus Prime Pro Edition	Linux *
:/intelFPGA/quartus/ip/altera	Intel Quartus Prime Standard Edition	Linux

Napomena: Softver Intel Quartus Prime ne podržava razmake u instalacionoj putanji.

Prilagođavanje i generiranje IP jezgri
Možete prilagoditi IP jezgre za podršku širokom spektru aplikacija. Intel Quartus Prime IP katalog i uređivač parametara omogućavaju vam da brzo odaberete i konfigurirate IP jezgro portova, funkcija i izlaza files.

IP katalog i uređivač parametara
IP Katalog prikazuje IP jezgre dostupne za vaš projekat, uključujući Intel FPGA IP i druge IP adrese koje dodate na putanju za pretragu IP Kataloga. Koristite sljedeće funkcije IP Kataloga da biste locirali i prilagodili IP jezgro:

• Filtrirajte IP katalog da biste prikazali IP za aktivnu porodicu uređaja ili Prikaži IP za sve porodice uređaja. Ako nemate otvoren nijedan projekat, odaberite Porodicu uređaja u IP katalogu.
• Ukucajte u polje za pretraživanje da biste pronašli bilo koje puno ili djelomično ime IP jezgre u IP katalogu.
• Kliknite desnim tasterom miša na ime IP jezgra u IP Katalogu da biste prikazali detalje o podržanim uređajima, da biste otvorili fasciklu za instalaciju IP jezgra i za veze do IP dokumentacije.
• Kliknite Traži Partner IP to access partner IP information on the web.

Uređivač parametara traži od vas da navedete ime varijacije IP-a, opcionalne portove i izlaz file opcije generacije. Editor parametara generiše Intel Quartus Prime IP najvišeg nivoa file (.ip) za IP varijaciju u projektima Intel Quartus Prime Pro Edition. Editor parametara generiše Quartus IP najvišeg nivoa file (.qip) za IP varijaciju u projektima Intel Quartus Prime Standard Edition. Ove files predstavljaju varijaciju IP-a u projektu i pohranjuju informacije o parametrizaciji.

Uređivač IP parametara (Intel Quartus Prime Standard Edition)

Izlaz generacije IP jezgra (Intel Quartus Prime Pro Edition)

Softver Intel Quartus Prime generiše sledeći izlaz file strukturu za pojedinačna IP jezgra koja nisu dio sistema Platform Designer.

Individualni izlaz za IP jezgro (Intel Quartus Prime Pro Edition)

• Ako je podržano i omogućeno za vašu varijaciju IP jezgre.

Izlaz Files Intel FPGA IP generacije

File Ime	Opis
<your_ip>.ip	Varijacija IP najvišeg nivoa file koji sadrži parametrizaciju IP jezgre u vašem projektu. Ako je varijacija IP-a dio sistema Platform Designer, uređivač parametara također generiše .qsys file.
<your_ip>.cmp	Deklaracija VHDL komponente (.cmp) file je tekst file koji sadrži lokalne generičke definicije i definicije portova koje koristite u VHDL dizajnu files.
<your_ip>_generation.rpt	IP ili Platform Designer dnevnik generacije file. Prikazuje sažetak poruka tokom generisanja IP adrese.
nastavak…

File Ime	Opis
<your_ip>.qgsimc (samo sistemi Platform Designer)	Keširanje simulacije file koji poredi .qsys i .ip files trenutnom parametrizacijom sistema Platform Designer i IP jezgra. Ovo poređenje određuje može li Platform Designer preskočiti regeneraciju HDL-a.
<your_ip>.qgsynth (samo sistemi Platform Designer)	Keširanje sinteze file koji poredi .qsys i .ip files trenutnom parametrizacijom sistema Platform Designer i IP jezgra. Ovo poređenje određuje može li Platform Designer preskočiti regeneraciju HDL-a.
<your_ip>.qip	Sadrži sve informacije za integraciju i kompajliranje IP komponente.
<your_ip>.csv	Sadrži informacije o statusu nadogradnje IP komponente.
.bsf	Simbolski prikaz IP varijacije za upotrebu u blok dijagramu Files (.bdf).
<your_ip>.spd	Input file taj ip-make-simscript zahtijeva da generiše simulacijske skripte. .spd file sadrži listu filekoje generišete za simulaciju, zajedno sa informacijama o memorijama koje inicijalizujete.
<your_ip>.ppf	Pin Planner File (.ppf) pohranjuje dodjelu portova i čvorova za IP komponente koje kreirate za korištenje s Pin Plannerom.
<your_ip>_bb.v	Koristite Verilog crnu kutiju (_bb.v) file kao prazna deklaracija modula za upotrebu kao crna kutija.
<your_ip>_inst.v ili _inst.vhd	HDL example instantiation template. Kopirajte i zalijepite sadržaj ovoga file u vaš HDL file za instanciranje IP varijacije.
<your_ip>.regmap	Ako IP sadrži informacije o registru, Intel Quartus Prime softver generiše .regmap file. .regmap file opisuje informacije o mapi registra master i slave interfejsa. Ovo file dopunjuje the .sopcinfo file pružanjem detaljnijih informacija registra o sistemu. Ovo file omogućava prikaz registra viewi statistike koje se mogu prilagoditi korisnicima u sistemskoj konzoli.
<your_ip>.svd	Omogućava HPS System Debug alatima da view mape registara perifernih uređaja koji se povezuju na HPS unutar sistema Platform Designer. Tokom sinteze, Intel Quartus Prime softver pohranjuje .svd files za slave sučelje vidljivo masterima sistemske konzole u .sof file u sesiji otklanjanja grešaka. Sistemska konzola čita ovaj odjeljak, koji Platform Designer traži informacije o mapi registra. Za sistemske slave, Platform Designer pristupa registrima po imenu.
<your_ip>.v <your_ip>.vhd	HDL filekoji instanciraju svaki podmodul ili podređeno IP jezgro za sintezu ili simulaciju.
mentor/	Sadrži msim_setup.tcl skriptu za postavljanje i pokretanje simulacije.
aldec/	Sadrži skriptu rivierapro_setup.tcl za postavljanje i pokretanje simulacije.
/synopsys/vcs /synopsys/vcsmx	Sadrži shell skriptu vcs_setup.sh za postavljanje i pokretanje simulacije. Sadrži shell skriptu vcsmx_setup.sh i synopsys_sim.setup file za postavljanje i pokretanje simulacije.
/cadence	Sadrži shell skriptu ncsim_setup.sh i druge postavke files za postavljanje i pokretanje simulacije.
/xcelium	Sadrži skriptu ljuske paralelnog simulatora xcelium_setup.sh i druge postavke files za postavljanje i pokretanje simulacije.
/podmoduli	Sadrži HDL files za podmodul IP jezgra.
<IP podmodul>/	Platform Designer generira /synth i /sim poddirektorije za svaki direktorij IP podmodula koji generira Platform Designer.

Funkcionalni opis
Sa IP jezgrom Fault Injection, dizajneri mogu izvršiti SEFI karakterizaciju unutar kuće, skalirati stope FIT prema SEFI karakterizaciji i optimizirati dizajn kako bi smanjili učinak SEU-a.

Ublažavanje uznemirenja jednog događaja

Integrisana kola i programibilni logički uređaji kao što su FPGA su podložni SEU. SEU su nasumični, nedestruktivni događaji, uzrokovani dvama glavnim izvorima: alfa česticama i neutronima iz kosmičkih zraka. Zračenje može uzrokovati da ili logički registar, bit ugrađene memorije ili konfiguracijski RAM (CRAM) bit promijeni svoje stanje, što dovodi do neočekivanog rada uređaja. Intel Arria 10, Intel Cyclone 10 GX, Arria V, Cyclone V, Stratix V i noviji uređaji imaju sljedeće CRAM mogućnosti:

• Ciklična provjera redundencije detekcije greške (EDCRC)
• Automatska korekcija uznemirenog CRAM-a (ribanje)
• Sposobnost stvaranja uznemirenog stanja CRAM-a (ubacivanje greške)

Za više informacija o SEU ublažavanju u Intel FPGA uređajima, pogledajte poglavlje SEU ublažavanje u odgovarajućem priručniku za uređaje.

Opis IP pina ubrizgavanja greške

IP jezgro Fault Injection uključuje sljedeće I/O pinove.

Fault Injection IP Core I/O Pins

Pin Name	Pin Direction	Pin Description
crcerror_pin	unos	Unos iz registra poruke o grešci Unloader Intel FPGA IP (EMR Unloader IP). Ovaj signal se potvrđuje kada EDCRC uređaja otkrije CRC grešku.
emr_data	unos	Sadržaj registra poruka o grešci (EMR). Pogledajte odgovarajući priručnik za uređaj za polja EMR. Ovaj ulaz je u skladu sa signalom interfejsa podataka Avalon Streaming.
emr_valid	unos	Označava da emr_data ulazi sadrže važeće podatke. Ovo je Avalon Streaming važeći signal interfejsa.
Reset	unos	Ulaz za resetovanje modula. Resetovanje je u potpunosti kontrolirano od strane Fault Injection Debuggera.
error_injected	izlaz	Označava da je greška ubačena u CRAM kako je naređeno preko JTAG interfejs. Dužina trajanja ovog signala ovisi o vašim postavkama JTAG TCK i signali upravljačkog bloka. Tipično, vrijeme je oko 20 taktova TCK signala.
error_scrubbed	izlaz	Označava da je čišćenje uređaja završeno kao što je naređeno preko JTAG interfejs. Dužina trajanja ovog signala ovisi o vašim postavkama JTAG TCK i signali upravljačkog bloka. Tipično, vrijeme je oko 20 taktova TCK signala.
intosc	izlaz	Opcioni izlaz. Fault Injection IP koristi ovaj sat, nprample, za taktiranje bloka EMR_unloader.

IP Pin dijagram ubrizgavanja greške

Korištenje debuggera za ubacivanje grešaka i IP jezgra za injektiranje grešaka

Fault Injection Debugger radi zajedno sa jezgrom Fault Injection IP. Prvo instancirate IP jezgro u svom dizajnu, kompajlirate i preuzimate rezultirajuću konfiguraciju file u svoj uređaj. Zatim, pokrećete Fault Injection Debugger iz softvera Intel Quartus Prime ili iz komandne linije da biste simulirali soft greške.

• Debugger za ubacivanje grešaka vam omogućava da interaktivno radite eksperimente ubacivanja greške ili pomoću paketnih naredbi i omogućava vam da specificirate logička područja u vašem dizajnu za ubacivanje grešaka.
• Interfejs komandne linije je koristan za pokretanje debagera putem skripte.

Napomena

Fault Injection Debugger komunicira sa jezgrom Fault Injection IP preko JTAG interfejs. IP za ubacivanje greške prihvata komande od JTAG interfejs i izveštava o statusu preko JTAG interfejs. IP jezgro Fault Injection je implementirano u mekoj logici u vašem uređaju; stoga, morate uzeti u obzir ovu upotrebu logike u svom dizajnu. Jedna metodologija je da okarakterizirate odgovor vašeg dizajna na SEU u laboratoriji, a zatim izostavite IP jezgro iz vašeg konačnog implementiranog dizajna.

Koristite IP jezgro Fault Injection sa sljedećim IP jezgrama:

• IP jezgro Unloader registra poruka o grešci, koje čita i pohranjuje podatke iz ojačanog kola za detekciju grešaka u Intel FPGA uređajima.
• (Opciono) Intel FPGA IP jezgro Advanced SEU Detection, koje poredi jednobitne lokacije greške sa mapom osetljivosti tokom rada uređaja kako bi se utvrdilo da li meka greška utiče na nju.

Ispravljanje grešaka je završenoview Blok dijagram

napomene:

1. IP za ubacivanje greške okreće bitove ciljane logike.
2. Debugger za ubacivanje grešaka i IP za naprednu SEU detekciju koriste istu instancu EMR Unloader-a.
3. IP jezgro Advanced SEU Detection je opciono.

Povezane informacije

• O SMH Files na strani 13
• O EMR Unloader IP Core-u na stranici 10
• O IP jezgru za naprednu SEU detekciju na stranici 11

Instanciranje IP jezgra za ubrizgavanje greške

NAPOMENA

IP jezgro Fault Injection ne zahtijeva postavljanje parametara. Da biste koristili IP jezgro, kreirajte novu IP instancu, uključite je u svoj sistem Platform Designer (Standard) i povežite signale prema potrebi. Morate koristiti IP jezgro Fault Injection sa IP jezgrom EMR Unloader. IP jezgra Fault Injection i EMR Unloader dostupna su u Platform Designeru i IP katalogu. Opciono, možete ih instancirati direktno u svoj RTL dizajn, koristeći Verilog HDL, SystemVerilog ili VHDL.

O EMR Unloader IP Core
IP jezgro EMR Unloader-a obezbjeđuje interfejs za EMR, koji se kontinuirano ažurira od strane EDCRC uređaja koji provjerava CRAM bitova CRAM uređaja za soft greške.

Example Platform Designer System uključujući IP jezgro za ubrizgavanje greške i IP jezgro EMR Unloader-a

Example Blok dijagram IP jezgra IP jezgra ubrizgavanja greške i IP jezgre EMR Unloader

Povezane informacije
Poruka o grešci Register Unloader Intel FPGA IP Core Uputstvo za korisnike

O IP jezgru Advanced SEU Detection

Koristite IP jezgro Advanced SEU Detection (ASD) kada je tolerancija SEU problem dizajna. Morate koristiti IP jezgro EMR Unloader sa ASD IP jezgrom. Stoga, ako koristite ASD IP i Fault Injection IP u istom dizajnu, oni moraju dijeliti izlaz EMR Unloader preko Avalon®-ST razdjelne komponente. Sljedeća slika prikazuje sistem Platform Designer u kojem Avalon-ST razdjelnik distribuira EMR sadržaj na ASD i Fault Injection IP jezgra.

Korištenje ASD-a i IP-a za ubrizgavanje greške u istom sistemu dizajnera platforme

Povezane informacije
Napredna SEU detekcija Intel FPGA IP Core korisnički priručnik

Definiranje područja ubrizgavanja greške
Možete definirati specifične regije FPGA za ubacivanje greške koristeći zaglavlje mape osjetljivosti (.smh) file. SMH file pohranjuje koordinate CRAM bitova uređaja, njihovu dodijeljenu regiju (ASD Region) i kritičnost. Tokom procesa dizajna koristite hijerarhiju tagstvaranje regije. Zatim, tokom kompilacije, Intel Quartus Prime Assembler generiše SMH file. Fault Injection Debugger ograničava ubacivanje grešaka na određene regije uređaja koje definirate u SMH file.

Izvođenje hijerarhije Tagging
Vi definirate FPGA regije za testiranje dodjeljivanjem ASD regije lokaciji. Možete odrediti vrijednost ASD regije za bilo koji dio vaše hijerarhije dizajna koristeći prozor Design Partitions.

1. Odaberite Zadaci ➤ Prozor dizajna particija.
2. Kliknite desnim tasterom miša bilo gde u redu zaglavlja i uključite ASD Region da biste prikazali kolonu ASD Region (ako već nije prikazana).
3. Unesite vrijednost od 0 do 16 za bilo koju particiju da biste je dodijelili određenoj ASD regiji.
   • ASD regija 0 rezervirana je za nekorištene dijelove uređaja. Možete dodijeliti particiju ovoj regiji da biste je naveli kao nekritičnu.
   • ASD regija 1 je zadana regija. Svi korišteni dijelovi uređaja dodijeljeni su ovoj regiji osim ako eksplicitno ne promijenite dodjelu ASD regije.

O SMH Files

SMH file sadrži sljedeće informacije:

• Ako ne koristite hijerarhiju tagging (tj. dizajn nema eksplicitne dodjele ASD regije u hijerarhiji dizajna), SMH file navodi svaki CRAM bit i pokazuje da li je osjetljiv za dizajn.
• Ako ste izvršili hijerarhiju tagSMH file navodi svaki CRAM bit i dodjeljuje mu se ASD regija.

Debugger za ubacivanje grešaka može ograničiti injekcije na jednu ili više specificiranih regija. Za usmjeravanje asemblera da generiše SMH file:

• Odaberite Zadaci ➤ Uređaj ➤ Opcije uređaja i pinova ➤ CRC detekcije greške.
• Uključite Generate SEU mapu osjetljivosti file (.smh) opcija.

Korištenje debuggera za ubacivanje grešaka

NAPOMENA
Da biste koristili debugger za ubacivanje grešaka, povezujete se sa svojim uređajem preko JTAG interfejs. Zatim konfigurirajte uređaj i izvršite ubrizgavanje greške. Da biste pokrenuli program za otklanjanje grešaka, izaberite Alati ➤ Debugger za ubacivanje grešaka u softveru Intel Quartus Prime. Konfiguriranje ili programiranje uređaja je slično proceduri koja se koristi za programator ili logički analizator signalne tapke.

Debugger za ubacivanje grešaka

Da biste konfigurirali svoj JTAG lanac:

1. Kliknite na Podešavanje hardvera. Alat prikazuje hardver za programiranje povezan sa vašim računarom.
2. Odaberite hardver za programiranje koji želite koristiti.
3. Kliknite Zatvori.
4. Kliknite na Auto Detect, koji popunjava lanac uređaja programabilnim uređajima koji se nalaze u JTAG lanac.

Povezane informacije
Funkcija ciljanog ubrizgavanja greške na stranici 21

Hardverski i softverski zahtjevi

Sljedeći hardver i softver je potreban za korištenje Fault Injection Debuggera:

• FEATURE linija u vašoj Intel FPGA licenci koja omogućava IP jezgro Fault Injection. Za više informacija obratite se lokalnom prodajnom predstavniku Intel FPGA.
• Kabl za preuzimanje (Intel FPGA kabl za preuzimanje, Intel FPGA kabl za preuzimanje II, , ili II).
• Intel FPGA razvojni komplet ili korisnički dizajnirana ploča sa JTAG vezu sa uređajem koji se testira.
• (Opciono) FEATURE linija u vašoj Intel FPGA licenci koja omogućava IP jezgro Advanced SEU Detection.

Konfiguriranje vašeg uređaja i debuggera za ubacivanje grešaka

Debugger za ubacivanje grešaka koristi .sof i (opciono) zaglavlje mape osjetljivosti (.smh) file. Softverski objekat File (.sof) konfigurira FPGA. The .smh file definira osjetljivost CRAM bitova u uređaju. Ako ne dostavite .smh file, Debugger za ubacivanje grešaka ubacuje greške nasumično kroz CRAM bitove. Da navedete .sof:

1. Izaberite FPGA koji želite da konfigurišete u okviru Device chain.
2. Kliknite na Odaberi File.
3. Idite na .sof i kliknite na OK. Debugger za ubacivanje grešaka čita .sof.
4. (Opcionalno) Odaberite SMH file.
   Ako ne navedete SMH file, Debugger za ubacivanje grešaka ubacuje greške nasumično po cijelom uređaju. Ako navedete SMH file, možete ograničiti injekcije na korišćena područja vašeg uređaja.
   • Kliknite desnim tasterom miša na uređaj u okviru Device chain, a zatim kliknite na Select SMH File.
   • Odaberite svoj SMH file.
   • Kliknite OK.
5. Uključite Program/Configure.
6. Kliknite na Start.

Fault Injection Debugger konfigurira uređaj koristeći .sof.

Kontekstni meni za odabir SMH File

Ograničavajuća područja za ubacivanje greške

Nakon učitavanja SMH file, možete usmjeriti Debugger za ubacivanje grešaka da radi samo na određenim ASD regijama. Da biste naveli ASD region(e) u koji će se ubaciti greške:

1. Kliknite desnim tasterom miša na FPGA u okviru Device chain, a zatim kliknite na Show Device Sensitivity Map.
2. Odaberite ASD region(e) za ubacivanje greške.

Mapa osjetljivosti uređaja Viewer

Određivanje tipova grešaka

Možete odrediti različite vrste grešaka za ubrizgavanje.

• Pojedinačne greške (SE)
• Dvostruko susjedne greške (DAE)
• Neispravljive višebitne greške (EMBE)

Intel FPGA uređaji mogu samostalno ispravljati pojedinačne i dvostruke susjedne greške ako je omogućena funkcija čišćenja. Intel FPGA uređaji ne mogu ispraviti višebitne greške. Pogledajte poglavlje o ublažavanju SEU-a za više informacija o otklanjanju grešaka u ovim greškama. Možete odrediti mješavinu kvarova za ubrizgavanje i vremenski interval ubrizgavanja. Da biste odredili vremenski interval ubrizgavanja:

1. U Debuggeru za ubacivanje grešaka odaberite Alati ➤ Opcije.
2. Prevucite crveni kontroler na kombinaciju grešaka. Alternativno, mješavinu možete odrediti numerički.
3. Odredite vrijeme intervala ubrizgavanja.
4. Kliknite OK.

Slika 12. Određivanje mješavine SEU tipova grešaka

Povezane informacije Ublažavanje uznemirenja pojedinačnog događaja

Greške ubrizgavanja

Možete ubaciti greške na nekoliko načina:

• Ubacite jednu grešku na komandu
• Ubacite više grešaka na komandu
• Ubacite greške dok se ne dobije naredba za zaustavljanje

Da biste ubacili ove greške:

1. Uključite opciju Inject Fault.
2. Odaberite želite li pokrenuti ubacivanje greške u nekoliko iteracija ili dok se ne zaustavi:
   • Ako odaberete da se pokrenete dok se ne zaustavi, Debugger za ubacivanje grešaka ubacuje greške u intervalima navedenim u dijaloškom okviru Alati ➤ Opcije.
   • Ako želite pokrenuti ubacivanje greške za određeni broj iteracija, unesite broj.
3. Kliknite na Start.

Napomena: Debugger za ubacivanje grešaka radi određeni broj iteracija ili dok se ne zaustavi. Prozor Intel Quartus Prime Messages prikazuje poruke o greškama koje su ubačene. Za dodatne informacije o ubrizganim greškama kliknite na Read EMR. Debugger za ubacivanje grešaka čita EMR uređaja i prikazuje sadržaj u prozoru poruka.

Intel Quartus Prime Error Injection i poruke EMR sadržaja

Greške pri snimanju
Možete zabilježiti lokaciju bilo koje unesene greške tako što ćete zabilježiti parametre prijavljene u prozoru Intel Quartus Prime Messages. Ako nprampAko unesena greška rezultira ponašanjem koje želite da ponovite, možete ciljati tu lokaciju za ubrizgavanje. Ciljano ubrizgavanje izvodite koristeći sučelje komandne linije Debugger za ubacivanje grešaka.

Brisanje ubačenih grešaka
Da biste vratili normalnu funkciju FPGA, kliknite na Scrub. Kada pročistite grešku, EDCRC funkcije uređaja se koriste za ispravljanje grešaka. Mehanizam ribanja je sličan onom koji se koristi tokom rada uređaja.

Interfejs komandne linije
Možete pokrenuti Debugger za ubacivanje grešaka na komandnoj liniji sa izvršnom datotekom quartus_fid, što je korisno ako želite da izvršite ubacivanje greške iz skripte.

Tabela 5. Argumenti komandne linije za ubacivanje greške

Kratki argument	Dugačka svađa	Opis
c	kabl	Odredite hardver za programiranje ili kabl. (obavezno)
i	index	Odredite aktivni uređaj za ubrizgavanje kvara. (obavezno)
n	broj	Odredite broj grešaka za ubacivanje. Zadana vrijednost je 1. (Neobavezno)
t	vrijeme	Interval između injekcija. (Neobavezno)

Napomena: Koristite quartus_fid –pomoć za view sve dostupne opcije. Sljedeći kod pruža npramples koristeći interfejs komandne linije za ispravljanje grešaka.
#############################################

• # Saznajte koji su USB kablovi dostupni za ovu instancu
• # Rezultat pokazuje da je jedan kabl dostupan, pod nazivom "USB-Blaster" #
• $ quartus_fid –list . . .
• Info: Komanda: quartus_fid –list
  1. USB-Blaster na sj-sng-z4 [USB-0] Informacije: Intel Quartus Prime 64-bitni ispravljanje grešaka je uspješno. 0 grešaka, 0 upozorenja
• #############################################
• # Pronađite koji su uređaji dostupni na USB-Blaster kablu
• # Rezultat pokazuje dva uređaja: Stratix V A7 i MAX V CPLD. #
• $ quartus_fid –kabl USB-Blaster -a
• Info: Komanda: quartus_fid –cable=USB-Blaster -a
• Info (208809): Korišćenje kabla za programiranje “USB-Blaster na sj-sng-z4 [USB-0]”
  1. USB-Blaster na sj-sng-z4 [USB-0]
• 029030DD 5SGXEA7H(1|2|3)/5SGXEA7K1/..
• 020A40DD 5M2210Z/EPM2210
• Informacije: Intel Quartus Prime 64-bitni program za ispravljanje grešaka je bio uspješan.
• 0 grešaka, 0 upozorenja
• #############################################
• # Programirajte uređaj Stratix V
• # Opcija –index specificira operacije koje se izvode na povezanom uređaju.
• # “=svgx.sof” povezuje .sof file sa uređajem
• # "#p" znači programirati uređaj #
• $ quartus_fid –kabl USB-Blaster –indeks “@1=svgx.sof#p” . . .
• Info (209016): Konfiguriranje indeksa uređaja 1
• Info (209017): Uređaj 1 sadrži JTAG ID kod 0x029030DD
• Info (209007): Konfiguracija je uspjela — 1 uređaj(i) konfiguriran
• Info (209011): Uspješno obavljene operacije
• Info (208551): Programirajte potpis u uređaj 1.
• Informacije: Intel Quartus Prime 64-bitni program za ispravljanje grešaka je bio uspješan.
• 0 grešaka, 0 upozorenja
• #############################################
• # Ubacite grešku u uređaj.
• # Operator #i označava ubacivanje grešaka
• # -n 3 označava ubrizgavanje 3 greške #
• $ quartus_fid –kabel USB-Blaster –indeks “@1=svgx.sof#i” -n 3
• Info: Komanda: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 3
• Info (208809): Korišćenje kabla za programiranje “USB-Blaster na sj-sng-z4 [USB-0]”
• Info (208521): Ubacuje 3 greške u uređaj(e)
• Informacije: Intel Quartus Prime 64-bitni program za ispravljanje grešaka je bio uspješan.
• 0 grešaka, 0 upozorenja
• #############################################
• # Interaktivni način rada.
• # Upotreba #i operacije sa -n 0 stavlja debugger u interaktivni mod.
• # Imajte na umu da su 3 greške ubačene u prethodnoj sesiji;
• # “E” očitava greške trenutno u IP jezgru EMR Unloader-a. #
• $ quartus_fid –kabel USB-Blaster –indeks “@1=svgx.sof#i” -n 0
• Info: Komanda: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 0
• Info (208809): Korišćenje kabla za programiranje “USB-Blaster na sj-sng-z4 [USB-0]”
• Unesite:
• 'F' za ubacivanje greške
• 'E' za čitanje EMR
• 'S' za čišćenje greške(e)
• 'Q' za napuštanje E
• Info (208540): Očitavanje EMR niza
• Informacije (208544): 3 greške u okviru otkrivene u uređaju 1.
• Info (208545): Greška #1: Jedna greška u okviru 0x1028 kod bita 0x21EA.
• Info (10914): Greška #2: Neispravljiva višebitna greška u okviru 0x1116.
• Info (208545): Greška #3: Jedna greška u okviru 0x1848 na bitu 0x128C.
• 'F' za ubacivanje greške
• 'E' za čitanje EMR
• 'S' za čišćenje greške(e)
• 'Q' za zatvaranje Q
• Info: Intel Quartus Prime 64-bitni debugger za ubacivanje grešaka je bio uspješan. 0 grešaka, 0 upozorenja
• Info: Maksimalna virtuelna memorija: 1522 megabajta
• Info: Obrada je završena: pon 3. novembar 18:50:00 2014
• Info: Proteklo vrijeme: 00:00:29
• Info: Ukupno CPU vrijeme (na svim procesorima): 00:00:13

Funkcija ciljanog ubrizgavanja greške

Napomena

Debugger za ubacivanje grešaka ubacuje greške u FPGA nasumično. Međutim, funkcija ciljanog ubacivanja grešaka vam omogućava da unesete greške na ciljane lokacije u CRAM-u. Ova operacija može biti korisna, nprample, ako ste primijetili SEU događaj i želite testirati FPGA ili sistemski odgovor na isti događaj nakon izmjene strategije oporavka. Funkcija ciljanog ubacivanja greške dostupna je samo iz interfejsa komandne linije. Možete odrediti da se greške ubacuju iz komandne linije ili u prompt modu. Povezane informacije

AN 539: Metodologija testiranja ili otkrivanje grešaka i oporavak pomoću CRC-a u Intel FPGA uređajima

Određivanje liste grešaka iz komandne linije

Funkcija ciljanog ubacivanja grešaka vam omogućava da navedete listu grešaka iz komandne linije, kao što je prikazano u sljedećem primjeruample: c:\Users\sng> quartus_fid -c 1 – i “@1= svgx.sof#i ” -n 2 -user=”@1= 0x2274 0x05EF 0x2264 0x0500″ Gdje: c 1 označava da je FPGA kontroliran prvim kablom na vašem računaru. i “@1= six.sof#i ” označava da je prvi uređaj u lancu učitan sa objektom file svgx.sof i biće ubačen sa greškama. n 2 označava da će se ubaciti dvije greške. user=”@1= 0x2274 0x05EF 0x2264 0x0500” je korisnički specificirana lista grešaka koje treba ubaciti. U ovom exampda, uređaj 1 ima dvije greške: na okviru 0x2274, bit 0x05EF i na okviru 0x2264, bit 0x0500.

Određivanje liste grešaka iz režima upita

Funkcijom ciljanog ubacivanja kvara možete upravljati interaktivno tako što ćete navesti broj kvarova na 0 (-n 0). Debugger za ubacivanje grešaka predstavlja komande prompt moda i njihove opise.

Prompt Mode Command	Opis
F	Ubacite grešku
E	Pročitaj EMR
S	Scrub errors
Q	Prestani

U prompt modu, možete izdati samo naredbu F da biste ubacili jednu grešku na nasumično mjesto u uređaju. U sljedećem pramples koristeći komandu F u prompt modu, ubacuju se tri greške. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC +

• Greška 1 – Greška jednog bita u okviru 0x12, bit 0x34
• Greška 2 – Neispravljiva greška u okviru 0x56, bit 0x78 (* označava višebitnu grešku)
• Greška 3 – Dvostruko susjedna greška u okviru 0x9A, bit 0xBC (a + označava grešku dvostrukog bita)

F 0x12 0x34 0x56 0x78 * Jedna (podrazumevana) greška je ubačena: Greška 1 – Greška jednog bita u okviru 0x12, bit 0x34. Lokacije nakon prvog okvira/bita se zanemaruju. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC + 0xDE 0x00

Ubacuju se tri greške:

• Greška 1 – Greška jednog bita u okviru 0x12, bit 0x34
• Greška 2 – Neispravljiva greška u okviru 0x56, bit 0x78
• Greška 3 – Dvostruka susedna greška u okviru 0x9A, bit 0xBC
• Lokacije nakon prva 3 para okvira/bita se zanemaruju

Određivanje lokacija CRAM bitova

Napomena: 

Kada debugger za ubacivanje grešaka otkrije CRAM EDCRC grešku, registar poruka o grešci (EMR) sadrži sindrom, broj okvira, lokaciju bita i tip greške (jednostruki, dvostruki ili višebitni) otkrivene CRAM greške. Tokom testiranja sistema, sačuvajte EMR sadržaj koji je prijavio Debugger za ubacivanje grešaka kada otkrijete grešku EDCRC. Sa snimljenim EMR sadržajem, možete dostaviti brojeve okvira i bita Debuggeru za ubacivanje grešaka kako biste ponovili greške uočene tokom testiranja sistema, da biste dalje dizajnirali i karakterizirali odgovor sistema za oporavak na tu grešku.

Povezane informacije
AN 539: Metodologija testiranja ili otkrivanje grešaka i oporavak pomoću CRC-a u Intel FPGA uređajima

Napredne opcije komandne linije: ASD regije i ponderiranje tipa greške

Možete koristiti interfejs komandne linije za ispravljanje grešaka za ubacivanje grešaka da biste ubacili greške u ASD regione i odmerili tipove grešaka. Prvo, specificirate mješavinu tipova grešaka (jednobitni, dvostruki susjedni i višebitni koji se ne mogu ispraviti) koristeći –weight . . opcija. Za nprampLe, za mješavinu od 50% pojedinačnih grešaka, 30% dvostrukih susjednih grešaka i 20% višebitnih grešaka koje se ne mogu ispraviti, koristite opciju –weight=50.30.20. Zatim, da biste ciljali ASD regiju, koristite opciju -smh da biste uključili SMH file i naznačite ASD regiju za ciljanje. Za nprample: $ quartus_fid –kabel=USB-BlasterII –indeks “@1=svgx.sof#pi” –težina=100.0.0 –smh=”@1=svgx.smh#2″ –broj=30

Ovaj exampnaredba:

• Programira uređaj i ubacuje greške (pi niz)
• Ubacuje 100% jednobitne greške (100.0.0)
• Ubrizgava samo u ASD_REGION 2 (označeno #2)
• Ubrizgava 30 grešaka

Fault Injection IP Core User Guide Archives

IP Core verzija	Uputstvo za upotrebu
18.0	Ubacivanje greške Intel FPGA IP Core Korisničko uputstvo
17.1	Intel FPGA Fault Injection IP Core Korisničko uputstvo
16.1	Altera Fault Injection IP Core Korisničko uputstvo
15.1	Altera Fault Injection IP Core Korisničko uputstvo

Ako verzija IP jezgra nije navedena, primjenjuje se korisnički vodič za prethodnu verziju IP jezgre.

Istorija revizija dokumenta za IP Core uputstvo za upotrebu

Verzija dokumenta	Intel Quartus Prime verzija	Promjene
2019.07.09	18.1	Ažurirano Opis IP pina ubrizgavanja greške temu za pojašnjenje signala Reset, error_injected i error_scrubbed.
2018.05.16	18.0	• Dodane su sljedeće teme iz priručnika Intel Quartus Prime Pro Edition: —   Definiranje područja ubrizgavanja greške i podteme. —   Korištenje debuggera za ubacivanje grešaka i podteme. —   Interfejs komandne linije i podteme. • Preimenovano Intel FPGA Fault Injection IP jezgro u Fault Injection Intel FPGA IP.

Datum	Verzija	Promjene
2017.11.06	17.1	• Rebrendiran u Intel. • Dodata podrška za Intel Cyclone 10 GX uređaje.
2016.10.31	16.1	Ažurirana podrška za uređaje.
2015.12.15	15.1	• Promijenjen Quartus II u Quartus Prime softver. • Popravljena veza vezana za samoreferenciranje.
2015.05.04	15.0	Prvo izdanje.

 

Dokumenti / Resursi

intel UG-01173 Fault Injection FPGA IP Core [pdf] Korisnički priručnik UG-01173 Fault Injection FPGA IP Core, UG-01173, Fault Injection FPGA IP Core, Injection c, Injection FPGA IP Core

Reference

• Uputstvo za upotrebu