Intel UG-01173 Fault Injection FPGA IP Core

Fault Injection Intel® FPGA IP Core Guía de usuario

O núcleo IP Fault Injection Intel® FPGA inxecta erros na RAM de configuración (CRAM) dun dispositivo FPGA. Este procedemento simula erros suaves que poden ocorrer durante o funcionamento normal debido a alteracións dun único evento (SEU). Os SEU son eventos raros e, polo tanto, son difíciles de probar. Despois de crear unha instancia do núcleo IP de Fault Injection no seu deseño e configurar o seu dispositivo, pode utilizar a ferramenta Intel Quartus® Prime Fault Injection Debugger para inducir erros intencionados na FPGA para probar a resposta do sistema a estes erros.

Información relacionada

• Trastornos dun único evento
• AN 737: Detección e recuperación de SEU en dispositivos Intel Arria 10

Características

• Permite avaliar a resposta do sistema para mitigar interrupcións funcionais de evento único (SEFI).
• Permítelle realizar a caracterización SEFI internamente, eliminando a necesidade de probas de feixe de todo o sistema. Pola contra, pode limitar a proba do feixe a fallos no tempo (FIT)/medición Mb a nivel de dispositivo.
• Escala as taxas de FIT segundo a caracterización SEFI que é relevante para a túa arquitectura de deseño. Podes distribuír as inxeccións de erros de forma aleatoria por todo o dispositivo ou restrinxilas a áreas funcionais específicas para acelerar as probas.
• Optimice o seu deseño para reducir as interrupcións causadas por un único evento (SEU).

Soporte de dispositivos

O núcleo IP de Fault Injection admite dispositivos da familia Intel Arria® 10, Intel Cyclone® 10 GX e Stratix® V. A familia Cyclone V admite Fault Injection en dispositivos co sufixo -SC no código de pedido. Póñase en contacto co seu representante de vendas local para solicitar información sobre os dispositivos Cyclone V do sufixo -SC.

Utilización e rendemento dos recursos
O software Intel Quartus Prime xera a seguinte estimación de recursos para o Stratix V A7 FPGA. Os resultados para outros dispositivos son similares.

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos. *Outros nomes e marcas poden ser reclamados como propiedade doutros.

Fault Injection IP Core FPGA Performance and Resource Utilization

Dispositivo	ALM	Rexistros lóxicos		M20K
		Primaria	Secundaria
Stratix V A7	3,821	5,179	0	0

A instalación do software Intel Quartus Prime inclúe a biblioteca Intel FPGA IP. Esta biblioteca ofrece moitos núcleos IP útiles para o seu uso en produción sen necesidade dunha licenza adicional. Algúns núcleos Intel FPGA IP requiren a compra dunha licenza separada para o seu uso en produción. O modo de avaliación IP Intel FPGA permítelle avaliar estes núcleos Intel FPGA IP con licenza en simulación e hardware, antes de decidir comprar unha licenza de núcleo IP de produción completa. Só precisa adquirir unha licenza de produción completa para núcleos IP Intel con licenza despois de completar as probas de hardware e de estar preparado para usar a IP en produción. O software Intel Quartus Prime instala núcleos IP nos seguintes lugares de forma predeterminada:

Ruta de instalación do núcleo IP

Localizacións de instalación do núcleo IP

Localización	Software	Plataforma
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	Windows *
:\intelFPGA\quartus\ip\altera	Edición estándar Intel Quartus Prime	Windows
:/intelFPGA_pro/quartus/ip/altera	Intel Quartus Prime Pro Edition	Linux *
:/intelFPGA/quartus/ip/altera	Edición estándar Intel Quartus Prime	Linux

Nota: O software Intel Quartus Prime non admite espazos na ruta de instalación.

Personalización e xeración de núcleos IP
Pode personalizar os núcleos IP para admitir unha gran variedade de aplicacións. O catálogo de IP Intel Quartus Prime e o editor de parámetros permítenche seleccionar e configurar rapidamente os portos, funcións e saída do núcleo IP. files.

Catálogo IP e editor de parámetros
O Catálogo de IP mostra os núcleos IP dispoñibles para o seu proxecto, incluíndo a IP Intel FPGA e outras IP que engade á ruta de busca do Catálogo de IP. Use as seguintes funcións do Catálogo de IP para localizar e personalizar un núcleo IP:

• Filtra o Catálogo de IP para mostrar a IP para a familia de dispositivos activa ou Mostrar a IP para todas as familias de dispositivos. Se non tes ningún proxecto aberto, selecciona a Familia de dispositivos no Catálogo IP.
• Escriba no campo Busca para localizar calquera nome de núcleo IP completo ou parcial no Catálogo de IP.
• Fai clic co botón dereito do rato nun nome do núcleo IP no Catálogo IP para mostrar detalles sobre os dispositivos compatibles, para abrir o cartafol de instalación do núcleo IP e para obter ligazóns á documentación IP.
• Fai clic Busca Partner IP to access partner IP information on the web.

O editor de parámetros pídelle que especifique un nome de variación de IP, portos opcionais e saída file opcións de xeración. O editor de parámetros xera unha IP Intel Quartus Prime de nivel superior file (.ip) para unha variación de IP en proxectos Intel Quartus Prime Pro Edition. O editor de parámetros xera unha IP de Quartus de nivel superior file (.qip) para unha variación de IP en proxectos Intel Quartus Prime Standard Edition. Estes files representan a variación de IP no proxecto e almacenan información de parametrización.

Editor de parámetros IP (Intel Quartus Prime Standard Edition)

Saída de xeración de núcleos IP (Intel Quartus Prime Pro Edition)

O software Intel Quartus Prime xera a seguinte saída file estrutura para núcleos IP individuais que non forman parte dun sistema Platform Designer.

Saída de xeración de núcleo IP individual (Intel Quartus Prime Pro Edition)

• Se é compatible e habilitado para a súa variación do núcleo IP.

Saída Files de Intel FPGA IP Generation

File Nome	Descrición
<o teu_ip>.ip	Variación de IP de nivel superior file que contén a parametrización dun núcleo IP no seu proxecto. Se a variación IP forma parte dun sistema Platform Designer, o editor de parámetros tamén xera un .qsys file.
<o teu_ip>.cmp	Declaración de compoñente VHDL (.cmp) file é un texto file que contén definicións xenéricas e de porto locais que usa no deseño VHDL files.
<o teu_ip>_xeración.rpt	Rexistro de xeración de IP ou Platform Designer file. Mostra un resumo das mensaxes durante a xeración de IP.
continuou…

File Nome	Descrición
<o teu_ip>.qgsimc (só sistemas Platform Designer)	Caché de simulación file que compara os .qsys e .ip files coa parametrización actual do sistema Platform Designer e do núcleo IP. Esta comparación determina se Platform Designer pode omitir a rexeneración do HDL.
<o teu_ip>.qgsynth (só sistemas Platform Designer)	Caché de síntese file que compara os .qsys e .ip files coa parametrización actual do sistema Platform Designer e do núcleo IP. Esta comparación determina se Platform Designer pode omitir a rexeneración do HDL.
<o teu_ip>.qip	Contén toda a información para integrar e compilar o compoñente IP.
<o teu_ip>.csv	Contén información sobre o estado de actualización do compoñente IP.
.bsf	Unha representación de símbolo da variación IP para usar no diagrama de bloques Files (.bdf).
<o teu_ip>.spd	Entrada file que ip-make-simscript require para xerar scripts de simulación. O .spd file contén unha lista de files que xera para a simulación, xunto coa información sobre as memorias que inicializa.
<o teu_ip>.ppf	The Pin Planner File (.ppf) almacena as asignacións de portos e nodos para os compoñentes IP que crees para usar co Planificador de pins.
<o teu_ip> _bb.v	Usa a caixa negra de Verilog (_bb.v) file como declaración de módulo baleiro para usar como caixa negra.
<o teu_ip>_inst.v ou _inst.vhd	HDL exampmodelo de instanciación de le. Copia e pega o contido desta file no teu HDL file para instanciar a variación de IP.
<o teu_ip>.regmapa	Se a IP contén información de rexistro, o software Intel Quartus Prime xera o .regmap file. O .regmap file describe a información do mapa de rexistro das interfaces mestre e escravo. Isto file complementos o .sopcinfo file proporcionando información de rexistro máis detallada sobre o sistema. Isto file permite a visualización do rexistro views e estatísticas personalizables do usuario na Consola do sistema.
<o teu_ip>.svd	Permite ás ferramentas de depuración do sistema HPS view os mapas de rexistro de periféricos que se conectan a HPS dentro dun sistema Platform Designer. Durante a síntese, o software Intel Quartus Prime almacena o .svd files para a interface escrava visible para os mestres da consola do sistema no .sof file na sesión de depuración. System Console le esta sección, que Platform Designer consulta para obter información do mapa de rexistro. Para os escravos do sistema, Platform Designer accede aos rexistros polo seu nome.
<o teu_ip>.v <o teu_ip>.vhd	HDL files que crean instancias de cada submódulo ou núcleo IP fillo para a síntese ou simulación.
mentor/	Contén un script msim_setup.tcl para configurar e executar unha simulación.
aldec/	Contén un script rivierapro_setup.tcl para configurar e executar unha simulación.
/synopsys/vcs /synopsys/vcsmx	Contén un script de shell vcs_setup.sh para configurar e executar unha simulación. Contén un script de shell vcsmx_setup.sh e synopsys_sim.setup file para configurar e executar unha simulación.
/cadencia	Contén un script de shell ncsim_setup.sh e outra configuración files para configurar e executar unha simulación.
/xcelio	Contén un script de shell do simulador paralelo xcelium_setup.sh e outra configuración files para configurar e executar unha simulación.
/submódulos	Contén HDL files para o submódulo do núcleo IP.
<submódulo IP>/	Platform Designer xera os subdirectorios /synth e /sim para cada directorio de submódulos IP que o Platform Designer xera.

Descrición funcional
Co núcleo IP de Fault Injection, os deseñadores poden realizar a caracterización SEFI internamente, escalar as taxas de FIT segundo a caracterización SEFI e optimizar os deseños para reducir o efecto dos SEU.

Mitigación de trastornos do evento único

Os circuítos integrados e os dispositivos lóxicos programables como as FPGA son susceptibles aos SEU. Os SEU son eventos aleatorios, non destrutivos, causados ​​por dúas fontes principais: partículas alfa e neutróns dos raios cósmicos. A radiación pode provocar que o rexistro lóxico, o bit de memoria incorporado ou un bit de RAM de configuración (CRAM) cambien o seu estado, provocando así un funcionamento inesperado do dispositivo. Intel Arria 10, Intel Cyclone 10 GX, Arria V, Cyclone V, Stratix V e os dispositivos máis novos teñen as seguintes capacidades CRAM:

• Comprobación de redundancia cíclica de detección de erros (EDCRC)
• Corrección automática dun CRAM alterado (fregado)
• Capacidade de crear unha condición CRAM alterada (inxección de falla)

Para obter máis información sobre a mitigación de SEU nos dispositivos Intel FPGA, consulte o capítulo de mitigación de SEU no manual do dispositivo respectivo.

Fault Injection IP Pin Descrición

O núcleo IP de Fault Injection inclúe os seguintes pinos de E/S.

Pins de E/S do núcleo IP de inxección de fallas

Nome do Pin	Dirección Pin	Pin Descrición
crcerror_pin	entrada	Entrada da mensaxe de erro Rexistro de descarga Intel FPGA IP (EMR Unloader IP). Este sinal realízase cando o EDCRC do dispositivo detectou un erro CRC.
datos_emr	entrada	Contido do rexistro de mensaxes de erro (EMR). Consulte o manual do dispositivo adecuado para os campos EMR. Esta entrada cumpre co sinal da interface de datos Avalon Streaming.
emr_válido	entrada	Indica que as entradas emr_data conteñen datos válidos. Este é un sinal de interface válido de Avalon Streaming.
Restablecer	entrada	Entrada de reinicio do módulo. O reinicio está totalmente controlado polo depurador de inxección de fallos.
erro_inxectado	saída	Indica que se inxectou un erro na CRAM tal e como se ordenou a través do JTAG interface. O período de tempo que este sinal afirma depende da túa configuración do JTAG TCK e sinais de bloque de control. Normalmente, o tempo é duns 20 ciclos de reloxo do sinal TCK.
erro_fregado	saída	Indica que o fregado do dispositivo está completo segundo se indica a través do JTAG interface. O período de tempo que este sinal afirma depende da túa configuración do JTAG TCK e sinais de bloque de control. Normalmente, o tempo é duns 20 ciclos de reloxo do sinal TCK.
intosc	saída	Saída opcional. A IP Fault Injection usa este reloxo, por exemploample, para marcar o bloque EMR_unloader.

Diagrama de pin IP de inxección de fallos

Usando o Fault Injection Debugger e Fault Injection IP Core

O depurador de Fault Injection funciona xunto co núcleo IP de Fault Injection. Primeiro, crea unha instancia do núcleo IP no teu deseño, compila e descarga a configuración resultante file no teu dispositivo. A continuación, executa o depurador de inxección de fallos desde o software Intel Quartus Prime ou desde a liña de comandos para simular erros suaves.

• O depurador de inxección de fallos permítelle operar experimentos de inxección de fallos de forma interactiva ou mediante comandos por lotes e permítelle especificar as áreas lóxicas do seu deseño para as inxeccións de fallos.
• A interface de liña de comandos é útil para executar o depurador mediante un script.

Nota

O depurador de inxección de fallas comunícase co núcleo IP de inxección de fallas a través do JTAG interface. O IP de inxección de fallas acepta comandos do JTAG interface e informa o estado a través de JTAG interface. O núcleo IP de Fault Injection está implementado en lóxica suave no teu dispositivo; polo tanto, debes ter en conta este uso lóxico no teu deseño. Unha metodoloxía consiste en caracterizar a resposta do teu deseño ao SEU no laboratorio e, a continuación, omitir o núcleo IP do deseño final implementado.

Usa o núcleo IP de Fault Injection cos seguintes núcleos IP:

• O núcleo IP de descarga de rexistro de mensaxes de erro, que le e almacena datos dos circuítos reforzados de detección de erros nos dispositivos Intel FPGA.
• (Opcional) O núcleo IP Intel FPGA Advanced SEU Detection, que compara as localizacións de erros dun só bit cun mapa de sensibilidade durante o funcionamento do dispositivo para determinar se un erro suave o afecta.

Depurador de inxección de fallos rematadoview Diagrama de bloques

Notas:

1. O IP de inxección de fallos cambia os bits da lóxica de destino.
2. O depurador de inxección de fallos e o IP de detección avanzada de SEU usan a mesma instancia de descarga de EMR.
3. O núcleo IP Advanced SEU Detection é opcional.

Información relacionada

• Sobre SMH Files na páxina 13
• Acerca de EMR Unloader IP Core na páxina 10
• Acerca de Advanced SEU Detection IP Core na páxina 11

Instanciación do núcleo IP de inxección de fallos

NOTA

O núcleo IP de Fault Injection non require que estableza ningún parámetro. Para usar o núcleo IP, cree unha nova instancia de IP, inclínaa no seu sistema Platform Designer (Estándar) e conecte os sinais segundo corresponda. Debes usar o núcleo IP Fault Injection co núcleo IP EMR Unloader. Os núcleos IP de Fault Injection e EMR Unloader están dispoñibles en Platform Designer e no Catálogo IP. Opcionalmente, podes instancialos directamente no teu deseño RTL, usando Verilog HDL, SystemVerilog ou VHDL.

Acerca de EMR Unloader IP Core
O núcleo IP de EMR Unloader proporciona unha interface para o EMR, que é actualizada continuamente polo EDCRC do dispositivo que comproba os bits CRAM do dispositivo CRC para detectar erros suaves.

Example Platform Designer System que inclúe o Fault Injection IP Core e EMR Unloader IP Core

Example Diagrama de bloques do núcleo IP de inxección de fallos e do descargador de EMR

Información relacionada
Mensaxe de erro Guía de usuario de Intel FPGA IP Core de descarga de rexistro

Acerca de Advanced SEU Detection IP Core

Use o núcleo IP de detección avanzada de SEU (ASD) cando a tolerancia de SEU sexa un problema de deseño. Debes usar o núcleo IP EMR Unloader co núcleo IP ASD. Polo tanto, se usa a IP ASD e a IP de inxección de fallos no mesmo deseño, deben compartir a saída do EMR Unloader mediante un compoñente divisor Avalon®-ST. A seguinte figura mostra un sistema Platform Designer no que un divisor Avalon-ST distribúe o contido EMR aos núcleos IP ASD e Fault Injection.

Usando o ASD e a IP de inxección de fallos no mesmo sistema de deseño de plataforma

Información relacionada
Guía de usuario avanzada de detección SEU Intel FPGA IP Core

Definición de áreas de inxección de fallos
Podes definir rexións específicas da FPGA para a inxección de fallos mediante unha cabeceira de mapa de sensibilidade (.smh) file. O SMH file almacena as coordenadas dos bits CRAM do dispositivo, a súa rexión asignada (Rexión ASD) e a criticidade. Durante o proceso de deseño usa a xerarquía tagging para crear a rexión. Despois, durante a compilación, o Intel Quartus Prime Assembler xera o SMH file. O depurador de inxección de erros limita as inxeccións de erros a rexións específicas do dispositivo que definas no SMH file.

Execución da xerarquía Tagging
Define as rexións FPGA para probar asignando unha rexión ASD á localización. Podes especificar un valor de Rexión ASD para calquera parte da xerarquía de deseño usando a xanela Particións de deseño.

1. Escolla Tarefas ➤ Ventá de deseño de particións.
2. Fai clic co botón dereito do rato en calquera lugar da fila de cabeceira e activa Rexión ASD para mostrar a columna Rexión ASD (se aínda non se mostra).
3. Introduza un valor de 0 a 16 para calquera partición para asignala a unha rexión ASD específica.
   • A rexión ASD 0 está reservada para as partes non utilizadas do dispositivo. Podes asignar unha partición a esta rexión para especificala como non crítica.
   • A rexión ASD 1 é a rexión predeterminada. Todas as partes usadas do dispositivo asígnanse a esta rexión a non ser que cambies explícitamente a asignación da rexión ASD.

Sobre SMH Files

O SMH file contén a seguinte información:

• Se non está a usar a xerarquía tagging (é dicir, o deseño non ten asignacións de rexións ASD explícitas na xerarquía de deseño), o SMH file enumera cada bit de CRAM e indica se é sensible ao deseño.
• Se realizou a xerarquía tagging e cambiou as asignacións predeterminadas da rexión ASD, o SMH file enumera cada bit CRAM e ten asignada a rexión ASD.

O depurador de inxección de erros pode limitar as inxeccións a unha ou máis rexións especificadas. Dirixir ao ensamblador para que xere un SMH file:

• Escolla Asignacións ➤ Dispositivo ➤ Opcións de dispositivo e PIN ➤ CRC de detección de erros.
• Activa o mapa de sensibilidade Xerar SEU file (.smh) opción.

Usando o depurador de inxección de fallos

NOTA
Para usar o depurador de inxección de fallos, conéctate ao teu dispositivo a través do JTAG interface. A continuación, configure o dispositivo e realice a inxección de fallos. Para iniciar o depurador de inxección de fallos, escolla Ferramentas ➤ Depurador de inxección de fallos no software Intel Quartus Prime. Configurar ou programar o dispositivo é similar ao procedemento utilizado para o Programador ou o Analizador Lóxico de Signal Tap.

Depurador de inxección de fallos

Para configurar o teu JTAG cadea:

1. Fai clic en Configuración de hardware. A ferramenta mostra o hardware de programación conectado ao seu ordenador.
2. Seleccione o hardware de programación que desexa utilizar.
3. Fai clic en Pechar.
4. Fai clic en Detección automática, que enche a cadea de dispositivos cos dispositivos programables que se atopan no ficheiro JTAG cadea.

Información relacionada
Función de inxección de fallas dirixidas na páxina 21

Requisitos de hardware e software

Requírese o seguinte hardware e software para usar o depurador de inxección de fallos:

• liña FEATURE na súa licenza Intel FPGA que activa o núcleo IP de inxección de fallos. Para obter máis información, póñase en contacto co seu representante local de vendas de Intel FPGA.
• Cable de descarga (Cable de descarga Intel FPGA, Cable de descarga Intel FPGA II, o II).
• Kit de desenvolvemento Intel FPGA ou placa deseñada polo usuario cunha placa JTAG conexión ao dispositivo en proba.
• (Opcional) liña FEATURE na súa licenza Intel FPGA que activa o núcleo IP de detección avanzada de SEU.

Configurando o seu dispositivo e o depurador de inxección de fallos

O depurador de inxección de fallos usa un .sof e (opcionalmente) un encabezado do mapa de sensibilidade (.smh) file. O obxecto de software File (.sof) configura o FPGA. O .smh file define a sensibilidade dos bits CRAM no dispositivo. Se non proporciona un .smh file, o depurador de inxección de fallos inxecta os fallos de forma aleatoria nos bits da CRAM. Para especificar un .sof:

1. Seleccione o FPGA que desexa configurar na caixa Cadea de dispositivos.
2. Fai clic en Seleccionar File.
3. Navega ata o .sof e fai clic en Aceptar. O depurador de inxección de fallos le o .sof.
4. (Opcional) Seleccione o SMH file.
   Se non especifica un SMH file, o depurador de inxección de fallos inxecta fallos de forma aleatoria en todo o dispositivo. Se especifica un SMH file, pode restrinxir as inxeccións ás áreas utilizadas do seu dispositivo.
   • Fai clic co botón dereito no dispositivo na caixa Cadea de dispositivos e, a continuación, fai clic en Seleccionar SMH File.
   • Seleccione o seu SMH file.
   • Fai clic en Aceptar.
5. Activa Programa/Configurar.
6. Fai clic en Inicio.

O depurador de inxección de fallos configura o dispositivo mediante o .sof.

Menú contextual para seleccionar o SMH File

Rexións restritivas para a inxección de fallos

Despois de cargar un SMH file, pode dirixir o depurador de inxección de fallos para que opere só en rexións ASD específicas. Para especificar a(s) rexión(s) ASD nas que se deben inxectar fallos:

1. Fai clic co botón dereito do rato na FPGA na caixa da cadea de dispositivos e fai clic en Mostrar mapa de sensibilidade do dispositivo.
2. Seleccione a(s) rexión(s) ASD para a inxección de fallos.

Mapa de sensibilidade do dispositivo Viewer

Especificación de tipos de erro

Pode especificar varios tipos de erros para a inxección.

• Erros individuais (SE)
• Erros de dobre adxacente (DAE)
• Erros de varios bits non corrixibles (EMBE)

Os dispositivos Intel FPGA poden autocorrexir erros adxacentes simples e dobres se a función de fregado está activada. Os dispositivos Intel FPGA non poden corrixir erros de varios bits. Consulte o capítulo sobre a mitigación dos SEU para obter máis información sobre a depuración destes erros. Pode especificar a mestura de fallos a inxectar e o intervalo de tempo de inxección. Para especificar o intervalo de tempo de inxección:

1. No depurador de inxección de erros, escolla Ferramentas ➤ Opcións.
2. Arrastra o controlador vermello ata a mestura de erros. Alternativamente, pode especificar a mestura numericamente.
3. Especifique o tempo de intervalo de inxección.
4. Fai clic en Aceptar.

Figura 12. Especificación da mestura de tipos de avarías SEU

Información relacionada Mitigación do trastorno dun único evento

Erros de inxección

Podes inxectar erros en varios modos:

• Inxectar un erro no comando
• Inxecta varios erros no comando
• Inxectar erros ata que se lle ordene parar

Para inxectar estes fallos:

1. Active a opción Fallo de inxección.
2. Escolla se desexa executar a inxección de erros durante varias iteracións ou ata que se deteña:
   • Se escolle executar ata que se deteña, o depurador de inxección de erros inxecta erros no intervalo especificado no cadro de diálogo Ferramentas ➤ Opcións.
   • Se desexa executar a inxección de erros para un número específico de iteracións, introduza o número.
3. Fai clic en Inicio.

Nota: O depurador de inxección de fallos execútase durante o número especificado de iteracións ou ata que se deteña. A xanela de Mensaxes de Intel Quartus Prime mostra mensaxes sobre os erros que se inxectan. Para obter información adicional sobre os fallos inxectados, faga clic en Ler EMR. O depurador de inxección de fallos le o EMR do dispositivo e mostra o contido na xanela Mensaxes.

Inxección de erro Intel Quartus Prime e mensaxes de contido EMR

Erros de gravación
Pode rexistrar a localización de calquera fallo inxectado observando os parámetros informados na xanela de Mensaxes de Intel Quartus Prime. Se, por example, un fallo inxectado provoca un comportamento que desexa reproducir, pode apuntar a esa localización para a inxección. Realiza a inxección dirixida mediante a interface de liña de comandos do depurador de inxección de erros.

Eliminación de erros inxectados
Para restaurar o funcionamento normal da FPGA, prema en Fregar. Cando elimina un erro, as funcións EDCRC do dispositivo utilízanse para corrixir os erros. O mecanismo de fregado é semellante ao usado durante o funcionamento do dispositivo.

Interface de liña de comandos
Pode executar o depurador de inxección de fallos na liña de comandos co executable quartus_fid, que é útil se quere realizar a inxección de fallos desde un script.

Táboa 5. Argumentos da liña de comandos para a inxección de fallos

Argumento curto	Argumento longo	Descrición
c	cable	Especifique hardware ou cable de programación. (obrigatorio)
i	índice	Especifique o dispositivo activo para inxectar fallo. (obrigatorio)
n	número	Especifique o número de erros a inxectar. O valor predeterminado é 1. (Opcional)
t	tempo	Intervalo de tempo entre inxeccións. (Opcional)

Nota: Use quartus_fid –help para view todas as opcións dispoñibles. O seguinte código proporciona exampficheiros usando a interface de liña de comandos do depurador de inxección de fallos.
############################################

• # Descubra que cables USB están dispoñibles para esta instancia
• # O resultado mostra que hai un cable dispoñible, chamado "USB-Blaster" #
• $ quartus_fid –list . . .
• Información: Comando: quartus_fid –list
  1. USB-Blaster en sj-sng-z4 [USB-0] Información: o depurador de inxección de fallas de 64 bits Intel Quartus Prime foi exitoso. 0 erros, 0 aviso
• ###########################################
• # Busca que dispositivos están dispoñibles no cable USB-Blaster
• # O resultado mostra dous dispositivos: un Stratix V A7 e un MAX V CPLD. #
• $ quartus_fid –cable USB-Blaster -a
• Información: Comando: quartus_fid –cable=USB-Blaster -a
• Información (208809): Usando o cable de programación "USB-Blaster on sj-sng-z4 [USB-0]"
  1. USB-Blaster en sj-sng-z4 [USB-0]
• 029030DD 5SGXEA7H(1|2|3)/5SGXEA7K1/..
• 020A40DD 5M2210Z/EPM2210
• Información: o depurador de inxección de fallas de 64 bits Intel Quartus Prime foi exitoso.
• 0 erros, 0 avisos
• ###########################################
• # Programa o dispositivo Stratix V
• # A opción –index especifica as operacións realizadas nun dispositivo conectado.
• # “=svgx.sof” asocia un .sof file co dispositivo
• # "#p" significa programar o dispositivo #
• $ quartus_fid –cable USB-Blaster –index “@1=svgx.sof#p” . . .
• Información (209016): Configurando o índice do dispositivo 1
• Información (209017): o dispositivo 1 contén JTAG Código de identificación 0x029030DD
• Información (209007): configuración correcta — 1 dispositivo(s) configurado(s).
• Información (209011): operación(s) realizada(s) correctamente
• Información (208551): sinatura do programa no dispositivo 1.
• Información: o depurador de inxección de fallas de 64 bits Intel Quartus Prime foi exitoso.
• 0 erros, 0 avisos
• ###########################################
• # Inxecta un fallo no dispositivo.
• # O operador #i indica inxectar fallos
• # -n 3 indica inxectar 3 fallos #
• $ quartus_fid –cable USB-Blaster –index “@1=svgx.sof#i” -n 3
• Información: Comando: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 3
• Información (208809): Usando o cable de programación "USB-Blaster on sj-sng-z4 [USB-0]"
• Información (208521): inxecta 3 erro(s) no dispositivo(s)
• Información: o depurador de inxección de fallas de 64 bits Intel Quartus Prime foi exitoso.
• 0 erros, 0 avisos
• ###########################################
• # Modo interactivo.
• # Usar a operación #i con -n 0 pon o depurador en modo interactivo.
• # Teña en conta que se inxectaron 3 fallos na sesión anterior;
• # "E" le os fallos actualmente no núcleo IP de EMR Unloader. #
• $ quartus_fid –cable USB-Blaster –index “@1=svgx.sof#i” -n 0
• Información: Comando: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 0
• Información (208809): Usando o cable de programación "USB-Blaster on sj-sng-z4 [USB-0]"
• Introduza:
• 'F' para inxectar falla
• 'E' para ler EMR
• 'S' para eliminar erros
• 'Q' para saír de E
• Información (208540): lectura da matriz EMR
• Información (208544): 3 erro(s) de fotograma detectados no dispositivo 1.
• Información (208545): Erro n.° 1: erro único no fotograma 0x1028 no bit 0x21EA.
• Información (10914): Erro n.° 2: Erro de varios bits non corrixible no fotograma 0x1116.
• Información (208545): Erro n.° 3: erro único no fotograma 0x1848 no bit 0x128C.
• 'F' para inxectar falla
• 'E' para ler EMR
• 'S' para eliminar erros
• 'Q' para saír de Q
• Información: O depurador de inxección de fallas de Intel Quartus Prime de 64 bits foi exitoso. 0 erros, 0 avisos
• Información: Memoria virtual máxima: 1522 megabytes
• Información: O procesamento rematou: luns 3 de novembro ás 18:50:00 de 2014
• Información: Tempo transcorrido: 00:00:29
• Información: Tempo total de CPU (en todos os procesadores): 00:00:13

Función de inxección de fallas dirixidas

Nota

O depurador de inxección de fallos inxecta os fallos na FPGA de forma aleatoria. Non obstante, a función de inxección de fallos dirixidos permítelle inxectar fallos en lugares seleccionados no CRAM. Esta operación pode ser útil, por exemploample, se observou un evento SEU e quere probar a resposta do FPGA ou do sistema ao mesmo evento despois de modificar unha estratexia de recuperación. A función de inxección de fallos dirixida só está dispoñible desde a interface da liña de comandos. Pode especificar que os erros se inxecten desde a liña de comandos ou no modo de solicitude. Información relacionada

AN 539: Metodoloxía de proba ou detección e recuperación de erros mediante CRC en dispositivos Intel FPGA

Especificación dunha lista de erros desde a liña de comandos

A función de inxección de fallos dirixida permítelle especificar unha lista de erros desde a liña de comandos, como se mostra no seguinte exemploample: c:\Users\sng> quartus_fid -c 1 – i “@1= svgx.sof#i ” -n 2 -user="@1= 0x2274 0x05EF 0x2264 0x0500″ Onde: c 1 indica que o FPGA está controlado polo primeiro cable do teu ordenador. i “@1= six.sof#i ” indica que o primeiro dispositivo da cadea está cargado co obxecto file svgx.sof e inxectarase con fallos. n 2 indica que se inxectarán dous fallos. user="@1= 0x2274 0x05EF 0x2264 0x0500" é unha lista de fallos especificados polo usuario que se deben inxectar. Neste example, o dispositivo 1 ten dous fallos: no frame 0x2274, bit 0x05EF e no frame 0x2264, bit 0x0500.

Especificación dunha lista de erros desde o modo de solicitude

Podes utilizar a función de inxección de fallos dirixidas de forma interactiva especificando que o número de fallos sexa 0 (-n 0). O depurador de inxección de fallos presenta comandos do modo de aviso e as súas descricións.

Comando do modo de aviso	Descrición
F	Inxectar un fallo
E	Ler o EMR
S	Erros de fregado
Q	Saír

No modo de aviso, pode emitir só o comando F para inxectar un único fallo nunha localización aleatoria do dispositivo. No seguinte exampusando o comando F no modo de aviso, inxéctanse tres erros. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC +

• Erro 1: erro dun só bit no marco 0x12, bit 0x34
• Erro 2: erro non corrixible no fotograma 0x56, bit 0x78 (un * indica un erro de varios bits)
• Erro 3: erro de dobre adxacente na trama 0x9A, bit 0xBC (a + indica un erro de dobre bit)

F 0x12 0x34 0x56 0x78 * Inxéctase un erro (predeterminado): Erro 1: erro dun só bit na trama 0x12, bit 0x34. Ignoranse as localizacións posteriores á primeira localización do fotograma/bit. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC + 0xDE 0x00

Inxéctanse tres erros:

• Erro 1: erro dun só bit no marco 0x12, bit 0x34
• Erro 2: erro non corrixible no fotograma 0x56, bit 0x78
• Erro 3: erro de dobre adxacente no marco 0x9A, bit 0xBC
• Ignoranse as localizacións posteriores aos 3 primeiros pares fotograma/bit

Determinación de localizacións de bits CRAM

Nota: 

Cando o depurador de inxección de fallos detecta un erro CRAM EDCRC, o Rexistro de mensaxes de erro (EMR) contén o síndrome, o número de fotograma, a localización do bit e o tipo de erro (simple, dobre ou multibit) do erro CRAM detectado. Durante a proba do sistema, garda o contido EMR informado polo depurador de inxección de fallos cando detecte un fallo EDCRC. Co contido de EMR gravado, pode fornecer os números de cadros e bits ao depurador de inxección de fallos para reproducir os erros observados durante as probas do sistema, para proseguir o deseño e caracterizar unha resposta de recuperación do sistema ante ese erro.

Información relacionada
AN 539: Metodoloxía de proba ou detección e recuperación de erros mediante CRC en dispositivos Intel FPGA

Opcións avanzadas da liña de comandos: rexións ASD e ponderación do tipo de erro

Podes usar a interface de liña de comandos do depurador de inxección de fallos para inxectar erros nas rexións ASD e ponderar os tipos de erros. En primeiro lugar, especifica a mestura de tipos de erros (un bit, dobre adxacente e varios bits non corrixibles) usando o peso . . opción. Por example, para unha mestura de 50 % de erros únicos, 30 % de erros adxacentes dobres e 20 % de erros non corrixibles de varios bits, use a opción –weight=50.30.20. Despois, para apuntar a unha rexión ASD, use a opción -smh para incluír o SMH file e indique a rexión ASD á que se dirixe. Por example: $ quartus_fid –cable=USB-BlasterII –index “@1=svgx.sof#pi” –weight=100.0.0 –smh=”@1=svgx.smh#2″ –número=30

Este exampcomando le:

• Programa o dispositivo e inxecta fallos (cadea pi)
• Inxecta o 100 % de fallos dun só bit (100.0.0)
• Só se inxecta en ASD_REGION 2 (indicado polo número 2)
• Inxecta 30 fallos

Arquivos da guía de usuario de Fault Injection IP Core

Versión IP Core	Guía de usuario
18.0	Fault Injection Intel FPGA IP Core Guía de usuario
17.1	Guía de usuario de Intel FPGA Fault Injection IP Core
16.1	Guía de usuario de Altera Fault Injection IP Core
15.1	Guía de usuario de Altera Fault Injection IP Core

Se non aparece unha versión do núcleo de IP, aplicarase a guía de usuario da versión principal de IP anterior.

Historial de revisión de documentos para Fault Injection IP Core Guía de usuario

Versión do documento	Versión Intel Quartus Prime	Cambios
2019.07.09	18.1	Actualizado o Fault Injection IP Pin Descrición tema para aclarar os sinais Restablecer, error_injected e error_scrubbed.
2018.05.16	18.0	• Engadíronse os seguintes temas do manual Intel Quartus Prime Pro Edition: —   Definición de áreas de inxección de fallos e subtemas. —   Usando o depurador de inxección de fallos e subtemas. —   Interface de liña de comandos e subtemas. • renomeado Intel FPGA Fault Injection IP core a Fault Injection Intel FPGA IP.

Data	Versión	Cambios
2017.11.06	17.1	• Rebautizado como Intel. • Engadiuse compatibilidade con dispositivos Intel Cyclone 10 GX.
2016.10.31	16.1	Soporte actualizado do dispositivo.
2015.12.15	15.1	• Cambiou o software Quartus II a Quartus Prime. • Corrixiuse a ligazón relacionada coa autorreferencia.
2015.05.04	15.0	Lanzamento inicial.

 

Documentos/Recursos

Intel UG-01173 Fault Injection FPGA IP Core [pdfGuía do usuario UG-01173 Fault Injection FPGA IP Core, UG-01173, Fault Injection FPGA IP Core, Injection c, Injection FPGA IP Core

Referencias

• Manual de usuario