intel UG-01173 Chwistrelliad Nam FPGA IP Craidd
Chwistrellu Nam Canllaw Defnyddiwr Craidd Intel® FPGA IP
Mae craidd Fault Injection Intel® FPGA IP yn chwistrellu gwallau i ffurfweddiad RAM (CRAM) dyfais FPGA. Mae'r weithdrefn hon yn efelychu gwallau meddal a all ddigwydd yn ystod gweithrediad arferol oherwydd cynhyrfu digwyddiad sengl (SEUs). Mae SEUs yn ddigwyddiadau prin ac felly maent yn anodd eu profi. Ar ôl i chi roi'r craidd IP Chwistrellu Nam ar unwaith i'ch dyluniad a ffurfweddu'ch dyfais, gallwch ddefnyddio'r offeryn Dadfygiwr Chwistrellu Prif Fault Intel Quartus® i gymell gwallau bwriadol yn y FPGA i brofi ymateb y system i'r gwallau hyn.
Gwybodaeth Gysylltiedig
- Cynhyrfu Digwyddiad Sengl
- AN 737: Canfod ac Adfer SEU mewn Dyfeisiau Intel Arria 10
Nodweddion
- Yn eich galluogi i werthuso ymateb system ar gyfer lliniaru ymyriadau swyddogaethol digwyddiad sengl (SEFI).
- Yn eich galluogi i berfformio nodweddu SEFI yn fewnol, gan ddileu'r angen am brofi trawst system gyfan. Yn lle hynny, gallwch gyfyngu'r profion trawst i fethiannau mewn amser (FIT) / mesur Mb ar lefel y ddyfais.
- Graddiwch gyfraddau FIT yn unol â nodweddion SEFI sy'n berthnasol i'ch pensaernïaeth ddylunio. Gallwch ddosbarthu pigiadau nam ar hap trwy'r ddyfais gyfan, neu eu cyfyngu i feysydd swyddogaethol penodol i gyflymu'r profion.
- Optimeiddiwch eich dyluniad i leihau'r amhariad a achosir gan ddigwyddiadau unigol cynhyrfu (SEU).
Cymorth Dyfais
Mae craidd Fault Injection IP yn cefnogi dyfeisiau teulu Intel Arria® 10, Intel Cyclone® 10 GX a Stratix® V. Mae'r teulu Cyclone V yn cefnogi Chwistrelliad Nam ar ddyfeisiau gyda'r ôl-ddodiad -SC yn y cod archebu. Cysylltwch â'ch cynrychiolydd gwerthu lleol i archebu gwybodaeth ar ddyfeisiau Seiclon V ôl-ddodiad -SC.
Defnyddio Adnoddau a Pherfformiad
Mae meddalwedd Intel Quartus Prime yn cynhyrchu'r amcangyfrif adnoddau canlynol ar gyfer y Stratix V A7 FPGA. Mae canlyniadau dyfeisiau eraill yn debyg.
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
Chwistrellu Nam IP Craidd Perfformiad FPGA a Defnyddio Adnoddau
| Dyfais | ALMs | Cofrestrau Rhesymeg | M20K | |
| Cynradd | Uwchradd | |||
| Stratix V A7 | 3,821 | 5,179 | 0 | 0 |
Mae gosodiad meddalwedd Intel Quartus Prime yn cynnwys llyfrgell IP Intel FPGA. Mae'r llyfrgell hon yn darparu llawer o greiddiau IP defnyddiol ar gyfer eich defnydd cynhyrchu heb fod angen trwydded ychwanegol. Mae rhai creiddiau IP Intel FPGA yn gofyn am brynu trwydded ar wahân ar gyfer defnydd cynhyrchu. Mae Modd Gwerthuso IP Intel FPGA yn caniatáu ichi werthuso'r creiddiau IP Intel FPGA trwyddedig hyn mewn efelychu a chaledwedd, cyn penderfynu prynu trwydded graidd IP cynhyrchu llawn. Nid oes ond angen i chi brynu trwydded gynhyrchu lawn ar gyfer creiddiau Intel IP trwyddedig ar ôl i chi gwblhau profion caledwedd a'ch bod yn barod i ddefnyddio'r IP wrth gynhyrchu. Mae meddalwedd Intel Quartus Prime yn gosod creiddiau IP yn y lleoliadau canlynol yn ddiofyn:
Llwybr Gosod Craidd IP
Lleoliadau Gosod Craidd IP
| Lleoliad | Meddalwedd | Llwyfan |
| :\intelFPGA_pro\quartus\ip\altera | Argraffiad Intel Quartus Prime Pro | Ffenestri * |
| :\intelFPGA\quartus\ip\altera | Argraffiad Safonol Intel Quartus Prime | Ffenestri |
| :/intelFPGA_pro/quartus/ip/altera | Argraffiad Intel Quartus Prime Pro | Linux * |
| :/intelFPGA/quartus/ip/altera | Argraffiad Safonol Intel Quartus Prime | Linux |
Nodyn: Nid yw meddalwedd Intel Quartus Prime yn cefnogi mannau yn y llwybr gosod.
Addasu a Chynhyrchu creiddiau IP
Gallwch chi addasu creiddiau IP i gefnogi amrywiaeth eang o gymwysiadau. Mae Catalog IP Intel Quartus Prime a golygydd paramedr yn caniatáu ichi ddewis a ffurfweddu porthladdoedd craidd IP, nodweddion ac allbwn yn gyflym files.
Catalog IP a Golygydd Paramedr
Mae'r Catalog IP yn dangos y creiddiau IP sydd ar gael ar gyfer eich prosiect, gan gynnwys IP Intel FPGA ac IP arall rydych chi'n ei ychwanegu at lwybr chwilio'r Catalog IP. Defnyddiwch nodweddion canlynol y Catalog IP i leoli ac addasu craidd IP:
- Hidlo Catalog IP i Ddangos IP ar gyfer teulu dyfais gweithredol neu Dangos IP ar gyfer pob teulu dyfais. Os nad oes gennych unrhyw brosiect ar agor, dewiswch y Device Family yn IP Catalog.
- Teipiwch y maes Chwilio i ddod o hyd i unrhyw enw craidd IP llawn neu rannol yn y Catalog IP.
- De-gliciwch enw craidd IP yn y Catalog IP i arddangos manylion am ddyfeisiau a gefnogir, i agor ffolder gosod craidd IP, ac ar gyfer dolenni i ddogfennaeth IP.
- Cliciwch Chwiliwch am Partner IP to access partner IP information on the web.
Mae'r golygydd paramedr yn eich annog i nodi enw amrywiad IP, porthladdoedd dewisol, ac allbwn file opsiynau cenhedlaeth. Mae'r golygydd paramedr yn cynhyrchu Intel Quartus Prime IP lefel uchaf file (.ip) ar gyfer amrywiad IP mewn prosiectau Intel Quartus Prime Pro Edition. Mae'r golygydd paramedr yn cynhyrchu IP Quartus lefel uchaf file (.qip) ar gyfer amrywiad IP mewn prosiectau Intel Quartus Prime Standard Edition. Rhain files cynrychioli'r amrywiad IP yn y prosiect, a storio gwybodaeth parameterization.
Golygydd Paramedr IP (Argraffiad Safonol Prime Intel Quartus)
Allbwn Cynhyrchu Craidd IP (Argraffiad Intel Quartus Prime Pro)
Mae meddalwedd Intel Quartus Prime yn cynhyrchu'r allbwn canlynol file strwythur ar gyfer creiddiau IP unigol nad ydynt yn rhan o system Dylunydd Llwyfan.
Allbwn Cynhyrchu Craidd IP Unigol (Intel Quartus Prime Pro Edition)
- Os caiff ei gefnogi a'i alluogi ar gyfer eich amrywiad craidd IP.
Allbwn Files o Intel FPGA IP Generation
| File Enw | Disgrifiad |
| <eich_ip>.ip | Amrywiad IP lefel uchaf file sy'n cynnwys paramedroli craidd IP yn eich prosiect. Os yw'r amrywiad IP yn rhan o system Dylunydd Llwyfan, mae'r golygydd paramedr hefyd yn cynhyrchu .qsys file. |
| <eich_ip>.cmp | Datganiad Cydran VHDL (.cmp) file yn destun file sy'n cynnwys diffiniadau generig a phorthladd lleol a ddefnyddiwch wrth ddylunio VHDL files. |
| <eich_ip> _genhedlaeth.rpt | Log cynhyrchu IP neu Ddylunydd Llwyfan file. Yn dangos crynodeb o'r negeseuon yn ystod cynhyrchu IP. |
| parhad… | |
| File Enw | Disgrifiad |
| <eich_ip>.qgsimc (systemau Dylunydd Llwyfan yn unig) | Efelychu caching file sy'n cymharu'r .qsys a'r .ip files gyda pharameterization cyfredol y system Dylunydd Llwyfan a chraidd IP. Mae'r gymhariaeth hon yn pennu a all Dylunydd Llwyfan hepgor adfywio'r HDL. |
| <eich_ip>.qgsynth (systemau Dylunydd Platfform yn unig) | caching synthesis file sy'n cymharu'r .qsys a'r .ip files gyda pharameterization cyfredol y system Dylunydd Llwyfan a chraidd IP. Mae'r gymhariaeth hon yn pennu a all Dylunydd Llwyfan hepgor adfywio'r HDL. |
| <eich_ip>.qip | Yn cynnwys yr holl wybodaeth i integreiddio a llunio'r gydran IP. |
| <eich_ip>.csv | Yn cynnwys gwybodaeth am statws uwchraddio'r gydran IP. |
| .bsf | Cynrychiolaeth symbol o'r amrywiad IP i'w ddefnyddio yn y Diagram Bloc Files (.bdf). |
| <eich_ip>.spd | Mewnbwn file mae ei angen ar ip-make-simscript i gynhyrchu sgriptiau efelychu. Yr .spd file yn cynnwys rhestr o files rydych chi'n ei gynhyrchu ar gyfer efelychu, ynghyd â gwybodaeth am atgofion rydych chi'n eu cychwyn. |
| <eich_ip>.ppf | Y Cynlluniwr Pin File (.ppf) yn storio'r aseiniadau porthladd a nodau ar gyfer cydrannau IP rydych chi'n eu creu i'w defnyddio gyda'r Pin Planner. |
| <eich_ip>_bb.v | Defnyddiwch flwch du Verilog (_bb.v) file fel datganiad modiwl gwag i'w ddefnyddio fel blwch du. |
| <eich_ip>_inst.v neu _inst.vhd | HDL cynample templed instantiation. Copïwch a gludwch gynnwys hwn file i mewn i'ch HDL file i gyflymu'r amrywiad IP. |
| <eich_ip>.regmap | Os yw'r IP yn cynnwys gwybodaeth cofrestr, mae meddalwedd Intel Quartus Prime yn cynhyrchu'r .regmap file. Mae'r .regmap file yn disgrifio gwybodaeth map y gofrestr o ryngwynebau meistr a chaethweision. hwn file yn ategu
y .sopcinfo file drwy ddarparu gwybodaeth gofrestr fanylach am y system. hwn file galluogi arddangos cofrestr views ac ystadegau defnyddiwr customizable yn System Consol. |
| <eich_ip>.svd | Yn caniatáu offer Dadfygio System HPS i view mapiau'r gofrestr o berifferolion sy'n cysylltu â HPS o fewn system Dylunydd Llwyfan.
Yn ystod synthesis, mae meddalwedd Intel Quartus Prime yn storio'r .svd files ar gyfer rhyngwyneb caethweision yn weladwy i'r meistri Consol System yn y .sof file yn y sesiwn dadfygio. Mae System Console yn darllen yr adran hon, y mae Dylunydd Llwyfan yn ei holi am wybodaeth map y gofrestr. Ar gyfer caethweision system, mae Dylunydd Llwyfan yn cyrchu'r cofrestrau yn ôl enw. |
| <eich_ip>.v
<eich_ip>.vhd |
HDL files sy'n amrantiad pob is-fodiwl neu graidd IP plentyn ar gyfer syntheseiddio neu efelychu. |
| mentor/ | Yn cynnwys sgript msim_setup.tcl i sefydlu a rhedeg efelychiad. |
| aldec/ | Yn cynnwys sgript rivierapro_setup.tcl i osod a rhedeg efelychiad. |
| /synopsys/vcs
/synopsys/vcsmx |
Yn cynnwys sgript plisgyn vcs_setup.sh i sefydlu a rhedeg efelychiad.
Yn cynnwys sgript plisgyn vcsmx_setup.sh a synopsys_sim.setup file i sefydlu a rhedeg efelychiad. |
| / diweddeb | Yn cynnwys sgript cragen ncsim_setup.sh a gosodiadau eraill files sefydlu a rhedeg efelychiad. |
| /xceliwm | Yn cynnwys sgript cragen efelychydd cyfochrog xcelium_setup.sh a gosodiadau eraill files sefydlu a rhedeg efelychiad. |
| /is-fodiwlau | Yn cynnwys HDL files ar gyfer yr is-fodiwl craidd IP. |
| <Is-fodiwl IP>/ | Mae Platform Designer yn cynhyrchu /synth a /sim is-gyfeiriaduron ar gyfer pob cyfeiriadur is-fodiwlau IP y mae Platform Designer yn ei gynhyrchu. |
Disgrifiad Swyddogaethol
Gyda'r craidd IP Chwistrellu Nam, gall dylunwyr berfformio nodweddu SEFI yn fewnol, graddio cyfraddau FIT yn unol â nodweddu SEFI, a gwneud y gorau o ddyluniadau i leihau effaith SEUs.
Lliniaru Cynhyrfu Digwyddiad Sengl
Mae cylchedau integredig a dyfeisiau rhesymeg rhaglenadwy fel FPGAs yn agored i SEUs. Mae SEUs yn ddigwyddiadau ar hap, annistrywiol, a achosir gan ddwy ffynhonnell fawr: gronynnau alffa a niwtronau o belydrau cosmig. Gall ymbelydredd achosi naill ai'r gofrestr resymeg, did cof wedi'i fewnosod, neu ychydig RAM cyfluniad (CRAM) i droi ei gyflwr, gan arwain at weithrediad dyfais annisgwyl. Mae gan Intel Arria 10, Intel Cyclone 10 GX, Arria V, Seiclon V, Stratix V a dyfeisiau mwy newydd y galluoedd CRAM canlynol:
- Canfod Gwall Gwirio Diswyddiadau Cylchol (EDCRC)
- Cywiro CRAM cynhyrfus (sgwrio) yn awtomatig
- Y gallu i greu cyflwr CRAM cynhyrfus (chwistrelliad nam)
Am ragor o wybodaeth am liniaru SEU mewn dyfeisiau Intel FPGA, cyfeiriwch at y bennod Lliniaru SEU yn y llawlyfr dyfeisiau priodol.
Disgrifiad Pin IP Chwistrellu Nam
Mae'r craidd IP Chwistrellu Nam yn cynnwys y pinnau I / O canlynol.
Pinnau I/O Craidd IP Chwistrellu Nam
| Enw Pin | Cyfeiriad Pin | Disgrifiad Pin |
| crcerror_pin | mewnbwn | Mewnbwn o'r Gofrestr Neges Gwall Dadlwythwr Intel FPGA IP (EMR Unloader IP). Mae'r signal hwn yn cael ei haeru pan fydd gwall CRC wedi'i ganfod gan EDCRC y ddyfais. |
| emr_data | mewnbwn | Cynnwys y Gofrestr Neges Gwall (EMR). Cyfeiriwch at y llawlyfr dyfeisiau priodol ar gyfer y meysydd EMR.
Mae'r mewnbwn hwn yn cydymffurfio â signal rhyngwyneb data Avalon Streaming. |
| emr_dilys | mewnbwn | Yn dangos bod y mewnbynnau data emr_yn cynnwys data dilys. Mae hwn yn signal rhyngwyneb dilys Avalon Streaming. |
| Ailosod | mewnbwn | Mewnbwn ailosod modiwl. Mae'r ailosod yn cael ei reoli'n llawn gan y Dadfygiwr Chwistrellu Nam. |
| error_chwistrellu | allbwn | Yn dangos bod gwall wedi'i chwistrellu i CRAM yn unol â gorchymyn JTAG rhyngwyneb. Mae hyd yr amser y mae'r signal hwn yn ei ddatgan yn dibynnu ar eich gosodiadau o'r JTAG TCK a rheoli signalau bloc. Yn nodweddiadol, yr amser yw tua 20 cylch cloc o'r signal TCK. |
| error_scrubbed | allbwn | Yn dangos bod sgrwbio'r ddyfais wedi'i gwblhau yn unol â gorchymyn JTAG rhyngwyneb. Mae hyd yr amser y mae'r signal hwn yn ei ddatgan yn dibynnu ar eich gosodiadau o'r JTAG TCK a rheoli signalau bloc. Yn nodweddiadol, yr amser yw tua 20 cylch cloc o'r signal TCK. |
| insc | allbwn | Allbwn dewisol. Mae'r IP Chwistrellu Nam yn defnyddio'r cloc hwn, ar gyfer example, i glocio'r bloc EMR_unloader. |
Diagram Pin Chwistrellu Nam IP
Defnyddio'r Dadfygiwr Chwistrellu Nam a Chraidd IP Chwistrellu Nam
Mae'r Dadfygiwr Chwistrellu Nam yn gweithio gyda'r craidd IP Chwistrellu Nam. Yn gyntaf, rydych chi'n cychwyn y craidd IP yn eich dyluniad, yn llunio, ac yn lawrlwytho'r cyfluniad canlyniadol file i mewn i'ch dyfais. Yna, rydych chi'n rhedeg y Dadfygiwr Chwistrellu Nam o'r tu mewn i feddalwedd Intel Quartus Prime neu o'r llinell orchymyn i efelychu gwallau meddal.
- Mae'r Dadfygiwr Chwistrellu Nam yn eich galluogi i weithredu arbrofion pigiad bai yn rhyngweithiol neu trwy orchmynion swp, ac yn caniatáu ichi nodi'r meysydd rhesymegol yn eich dyluniad ar gyfer pigiadau bai.
- Mae'r rhyngwyneb llinell orchymyn yn ddefnyddiol ar gyfer rhedeg y dadfygiwr trwy sgript.
Nodyn
Mae'r Dadfygiwr Chwistrellu Nam yn cyfathrebu â'r craidd IP Chwistrellu Nam trwy'r JTAG rhyngwyneb. Mae'r IP Chwistrellu Nam yn derbyn gorchmynion gan y JTAG rhyngwyneb ac adroddiadau statws yn ôl trwy'r JTAG rhyngwyneb. Mae craidd IP Chwistrellu Nam yn cael ei weithredu mewn rhesymeg feddal yn eich dyfais; felly, rhaid i chi roi cyfrif am y defnydd rhesymeg hwn yn eich dyluniad. Un fethodoleg yw nodweddu ymateb eich dyluniad i SEU yn y labordy ac yna hepgor y craidd IP o'ch dyluniad terfynol.
Rydych chi'n defnyddio'r craidd IP Chwistrellu Nam gyda'r creiddiau IP canlynol:
- Craidd IP Dadlwythwr Cofrestr Neges Gwall, sy'n darllen ac yn storio data o'r cylchedau canfod gwallau caled mewn dyfeisiau Intel FPGA.
- (Dewisol) Mae'r SEU Canfod Uwch Intel FPGA IP craidd, sy'n cymharu lleoliadau gwall un-did i fap sensitifrwydd yn ystod gweithrediad dyfais i benderfynu a yw gwall meddal yn effeithio arno.
Dadfygiwr Chwistrellu Nam Drosview Diagram Bloc
Nodiadau:
-
Mae'r IP Chwistrellu Nam yn troi darnau o'r rhesymeg wedi'i thargedu.
-
Mae'r Dadfygiwr Chwistrellu Nam a'r IP Canfod SEU Uwch yn defnyddio'r un enghraifft Dadlwythwr EMR.
-
Mae craidd IP Canfod SEU Uwch yn ddewisol.
Gwybodaeth Gysylltiedig
- Ynglŷn â SMH Files ar dudalen 13
- Ynglŷn â'r Craidd IP Dadlwythwr EMR ar dudalen 10
- Ynglŷn â'r Craidd IP Canfod SEU Uwch ar dudalen 11
Cychwyn y Craidd IP Chwistrellu Nam
NODYN
Nid yw craidd IP Chwistrellu Nam yn gofyn ichi osod unrhyw baramedrau. I ddefnyddio'r craidd IP, crëwch enghraifft IP newydd, cynhwyswch ef yn eich system Dylunydd Llwyfan (Safonol), a chysylltwch y signalau fel y bo'n briodol. Rhaid i chi ddefnyddio'r craidd IP Chwistrellu Nam gyda'r craidd EMR Unloader IP. Mae'r creiddiau IP Chwistrellu Nam a'r EMR Unloader IP ar gael yn Platform Designer a'r Catalog IP. Yn ddewisol, gallwch eu rhoi ar unwaith yn eich dyluniad RTL, gan ddefnyddio Verilog HDL, SystemVerilog, neu VHDL.
Ynglŷn â'r Craidd IP Dadlwythwr EMR
Mae craidd IP EMR Unloader yn darparu rhyngwyneb i'r EMR, sy'n cael ei ddiweddaru'n barhaus gan EDCRC y ddyfais sy'n gwirio darnau CRAM CRC y ddyfais am wallau meddal.
Example System Dylunydd Llwyfan Gan gynnwys y Craidd IP Chwistrellu Nam a Chraidd IP Dadlwythwr EMR
Example Fault Chwistrellu IP Craidd a Diagram Bloc Craidd IP Unloader EMR
Gwybodaeth Gysylltiedig
Dadlwythwr Cofrestr Neges Gwall Canllaw Defnyddiwr Craidd Intel FPGA IP
Ynglŷn â'r Craidd IP Canfod SEU Uwch
Defnyddiwch y craidd IP Canfod SEU Uwch (ASD) pan fo goddefgarwch SEU yn bryder dylunio. Rhaid i chi ddefnyddio'r craidd EMR Unloader IP gyda'r craidd IP ASD. Felly, os ydych chi'n defnyddio'r IP ASD a'r IP Chwistrellu Nam yn yr un dyluniad, rhaid iddynt rannu'r allbwn EMR Unloader trwy gydran hollti Avalon®-ST. Mae'r ffigur canlynol yn dangos system Dylunydd Llwyfan lle mae holltwr Avalon-ST yn dosbarthu'r cynnwys EMR i'r creiddiau IP ASD a Chwistrellu Nam.
Defnyddio'r IP ASD a Chwistrellu Nam yn yr Un System Dylunwyr Llwyfan
Gwybodaeth Gysylltiedig
Canfod Uwch SEU Canllaw Defnyddiwr Craidd Intel FPGA IP
Diffinio Ardaloedd Chwistrellu Nam
Gallwch ddiffinio rhanbarthau penodol o'r FPGA ar gyfer pigiad namau gan ddefnyddio Pennawd Map Sensitifrwydd (.smh) file. Mae'r SMH file yn storio cyfesurynnau didau CRAM y ddyfais, eu rhanbarth neilltuedig (Rhanbarth ASD), a'r critigolrwydd. Yn ystod y broses ddylunio rydych chi'n defnyddio hierarchaeth tagging i greu'r rhanbarth. Yna, wrth lunio, mae Intel Quartus Prime Assembler yn cynhyrchu'r SMH file. Mae'r Dadfygiwr Chwistrellu Nam yn cyfyngu pigiadau gwall i ranbarthau dyfais penodol rydych chi'n eu diffinio yn y SMH file.
Hierarchaeth Perfformio Tagging
Rydych chi'n diffinio rhanbarthau FPGA i'w profi trwy neilltuo Rhanbarth ASD i'r lleoliad. Gallwch bennu gwerth Rhanbarth ASD ar gyfer unrhyw ran o'ch hierarchaeth ddylunio gan ddefnyddio'r Ffenest Rhaniadau Dylunio.
- Dewiswch Aseiniadau ➤ Ffenestr Rhaniadau Dylunio.
- De-gliciwch unrhyw le yn y rhes pennawd a throwch Rhanbarth ASD ymlaen i ddangos y golofn Rhanbarth ASD (os nad yw wedi'i harddangos eisoes).
- Rhowch werth o 0 i 16 ar gyfer unrhyw raniad i'w aseinio i Ranbarth ASD penodol.
- Mae rhanbarth ASD 0 wedi'i neilltuo i rannau o'r ddyfais nas defnyddiwyd. Gallwch aseinio rhaniad i'r rhanbarth hwn i'w nodi fel un nad yw'n hanfodol.
- Rhanbarth ASD 1 yw'r rhanbarth rhagosodedig. Mae pob rhan o'r ddyfais a ddefnyddir yn cael ei neilltuo i'r rhanbarth hwn oni bai eich bod yn newid yr aseiniad Rhanbarth ASD yn benodol.
Ynglŷn â SMH Files
Mae'r SMH file yn cynnwys y wybodaeth ganlynol:
- Os nad ydych yn defnyddio hierarchaeth tagging (hy, nid oes gan y dyluniad unrhyw aseiniadau Rhanbarth ASD penodol yn yr hierarchaeth ddylunio), yr SMH file yn rhestru pob did CRAM ac yn nodi a yw'n sensitif i'r dyluniad.
- Os ydych chi wedi perfformio hierarchaeth tagging a newid aseiniadau Rhanbarth ASD rhagosodedig, y SMH file yn rhestru pob darn CRAM a'i ranbarth ASD wedi'i neilltuo.
Gall y Dadfygiwr Chwistrellu Nam gyfyngu pigiadau i un neu fwy o ranbarthau penodedig. Cyfarwyddo'r Cydosodwr i gynhyrchu SMH file:
- Dewiswch Aseiniadau ➤ Dyfais ➤ Dyfais a Pin Opsiynau ➤ Canfod Gwall CRC.
- Trowch y map sensitifrwydd Cynhyrchu SEU ymlaen file (.smh) opsiwn.
Defnyddio'r Dadfygiwr Chwistrellu Nam
NODYN
I ddefnyddio'r Dadfygiwr Chwistrellu Nam, rydych chi'n cysylltu â'ch dyfais trwy'r JTAG rhyngwyneb. Yna, ffurfweddu'r ddyfais a pherfformio pigiad fai. I lansio'r Dadfygiwr Chwistrellu Nam, dewiswch Tools ➤ Fault Injection Debugger ym meddalwedd Intel Quartus Prime. Mae ffurfweddu neu raglennu'r ddyfais yn debyg i'r weithdrefn a ddefnyddir ar gyfer y Rhaglennydd neu Ddadansoddwr Rhesymeg Tap Signal.
Dadfygiwr Chwistrellu Nam
I ffurfweddu eich JTAG cadwyn:
- Cliciwch Gosod Caledwedd. Mae'r offeryn yn dangos y caledwedd rhaglennu sy'n gysylltiedig â'ch cyfrifiadur.
- Dewiswch y caledwedd rhaglennu yr hoffech ei ddefnyddio.
- Cliciwch Cau.
- Cliciwch Auto Canfod, sy'n llenwi'r gadwyn ddyfais gyda'r dyfeisiau rhaglenadwy a geir yn y JTAG cadwyn.
Gwybodaeth Gysylltiedig
Nodwedd Chwistrellu Nam wedi'i Dargedu ar dudalen 21
Gofynion Caledwedd a Meddalwedd
Mae angen y caledwedd a'r meddalwedd canlynol i ddefnyddio'r Dadfygiwr Chwistrellu Nam:
- Llinell NODWEDD yn eich trwydded FPGA Intel sy'n galluogi craidd IP Chwistrellu Nam. Am ragor o wybodaeth, cysylltwch â'ch cynrychiolydd gwerthu Intel FPGA lleol.
- Cebl lawrlwytho (Cable Lawrlwytho Intel FPGA, Cable Lawrlwytho Intel FPGA II, , neu II).
- Pecyn datblygu Intel FPGA neu fwrdd wedi'i ddylunio gan ddefnyddwyr gyda JTAG cysylltiad â'r ddyfais dan brawf.
- (Dewisol) llinell NODWEDD yn eich trwydded FPGA Intel sy'n galluogi craidd IP Canfod SEU Uwch.
Ffurfweddu Eich Dyfais a'r Dadfygiwr Chwistrellu Nam
Mae'r Dadfygiwr Chwistrellu Nam yn defnyddio .sof ac (yn ddewisol) Pennawd Map Sensitifrwydd (.smh) file. Y Gwrthrych Meddalwedd File (.sof) yn ffurfweddu'r FPGA. Yr .smh file yn diffinio sensitifrwydd y darnau CRAM yn y ddyfais. Os na fyddwch yn darparu .smh file, mae'r Debugger Chwistrellu Fault yn chwistrellu diffygion ar hap trwy gydol y darnau CRAM. I nodi .sof:
- Dewiswch y FPGA yr ydych am ei ffurfweddu yn y blwch cadwyn Dyfais.
- Cliciwch Dewis File.
- Llywiwch i'r .sof a chliciwch OK. Mae'r Dadfygiwr Chwistrellu Nam yn darllen y .sof.
- (Dewisol) Dewiswch y SMH file.
Os nad ydych yn nodi SMH file, mae'r Fault Injection Debugger yn chwistrellu diffygion ar hap ar draws y ddyfais gyfan. Os byddwch yn nodi SMH file, gallwch gyfyngu pigiadau i'r ardaloedd a ddefnyddir o'ch dyfais.- De-gliciwch y ddyfais yn y blwch cadwyn Dyfais ac yna cliciwch ar Dewiswch SMH File.
- Dewiswch eich SMH file.
- Cliciwch OK.
- Trowch Rhaglen/Ffurfweddu ymlaen.
- Cliciwch Cychwyn.
Mae'r Dadfygiwr Chwistrellu Nam yn ffurfweddu'r ddyfais gan ddefnyddio'r .sof.
Dewislen Cyd-destun ar gyfer Dewis y SMH File
Rhanbarthau Cyfyngu ar gyfer Chwistrellu Nam
Ar ôl llwytho SMH file, gallwch gyfarwyddo'r Debugger Chwistrellu Nam i weithredu ar ranbarthau ASA penodol yn unig. I nodi'r rhanbarth(au) ASD i chwistrellu namau ynddynt:
- De-gliciwch y FPGA yn y blwch cadwyn Dyfais, a chliciwch Dangos Map Sensitifrwydd Dyfais.
- Dewiswch y rhanbarth(au) ASD ar gyfer pigiad nam.
Map Sensitifrwydd Dyfais Viewer
Yn nodi Mathau o Gwallau
Gallwch nodi gwahanol fathau o wallau ar gyfer pigiad.
- Gwallau sengl (SE)
- Gwallau dwbl (DAE)
- Gwallau aml-did na ellir eu cywiro (EMBE)
Gall dyfeisiau Intel FPGA hunan-gywiro gwallau sengl a dwbl cyfagos os yw'r nodwedd sgrwbio wedi'i galluogi. Ni all dyfeisiau FPGA Intel gywiro gwallau aml-did. Cyfeiriwch at y bennod ar liniaru SEUs am ragor o wybodaeth am ddadfygio'r gwallau hyn. Gallwch chi nodi'r cymysgedd o ddiffygion i'w chwistrellu a'r cyfnod amser chwistrellu. I nodi'r cyfwng amser pigiad:
- Yn y Dadfygiwr Chwistrellu Nam, dewiswch Offer ➤ Opsiynau.
- Llusgwch y rheolydd coch i'r cymysgedd o wallau. Fel arall, gallwch chi nodi'r cymysgedd yn rhifiadol.
- Nodwch yr amser cyfwng Chwistrellu.
- Cliciwch OK.
Ffigur 12. Yn nodi'r Cymysgedd o Fathau o Namau SEU
Gwybodaeth Gysylltiedig Lliniaru Cynhyrfu Digwyddiad Sengl
Gwallau Chwistrellu
Gallwch chwistrellu gwallau mewn sawl dull:
- Chwistrellu un gwall ar orchymyn
- Chwistrellu gwallau lluosog ar orchymyn
- Chwistrellu gwallau nes bod gorchymyn i stopio
I chwistrellu'r diffygion hyn:
- Trowch yr opsiwn Chwistrellu Fault ymlaen.
- Dewiswch a ydych am redeg chwistrelliad gwall ar gyfer nifer o iteriadau neu hyd nes y byddwch wedi dod i ben:
- Os dewiswch redeg nes ei fod wedi'i stopio, mae'r Dadfygiwr Chwistrellu Nam yn chwistrellu gwallau ar yr egwyl a nodir yn y blwch deialog Offer ➤ Options.
- Os ydych chi am redeg chwistrelliad gwall ar gyfer nifer penodol o iteriadau, nodwch y rhif.
- Cliciwch Cychwyn.
Nodyn: Mae'r Dadfygiwr Chwistrellu Nam yn rhedeg am y nifer penodedig o iteriadau neu hyd nes eu bod wedi'u stopio. Mae ffenestr Intel Quartus Prime Messages yn dangos negeseuon am y gwallau sy'n cael eu chwistrellu. I gael rhagor o wybodaeth am y namau a chwistrellwyd, cliciwch ar Darllenwch EMR. Mae'r Dadfygiwr Chwistrellu Nam yn darllen EMR y ddyfais ac yn arddangos y cynnwys yn y ffenestr Negeseuon.
Chwistrellu Gwall Intel Quartus Prime a Negeseuon Cynnwys EMR
Gwallau Cofnodi
Gallwch gofnodi lleoliad unrhyw nam wedi'i chwistrellu trwy nodi'r paramedrau a adroddwyd yn ffenestr Intel Quartus Prime Messages. Os, am exampLe, mae nam wedi'i chwistrellu yn arwain at ymddygiad yr hoffech ei ailchwarae, gallwch dargedu'r lleoliad hwnnw ar gyfer pigiad. Rydych chi'n perfformio pigiad wedi'i dargedu gan ddefnyddio rhyngwyneb llinell orchymyn Dadfygiwr Chwistrellu Nam.
Clirio Gwallau Chwistrellu
I adfer swyddogaeth arferol y FPGA, cliciwch Scrub. Pan fyddwch yn sgwrio gwall, defnyddir swyddogaethau EDCRC y ddyfais i gywiro'r gwallau. Mae'r mecanwaith prysgwydd yn debyg i'r hyn a ddefnyddir yn ystod gweithrediad dyfais.
Rhyngwyneb Gorchymyn-Llinell
Gallwch chi redeg y Dadfygiwr Chwistrellu Nam ar y llinell orchymyn gyda'r gweithredadwy quartus_fid, sy'n ddefnyddiol os ydych chi am berfformio pigiad bai o sgript.
Tabl 5. Dadleuon llinell orchymyn ar gyfer Chwistrellu Nam
| Dadl Fer | Dadl Hir | Disgrifiad |
| c | cebl | Nodwch galedwedd neu gebl rhaglennu. (Angenrheidiol) |
| i | mynegai | Nodwch y ddyfais weithredol i chwistrellu bai. (Angenrheidiol) |
| n | rhif | Nodwch nifer y gwallau i'w chwistrellu. Y gwerth rhagosodedig yw
1. (Dewisol) |
| t | amser | Amser egwyl rhwng pigiadau. (Dewisol) |
Nodyn: Defnyddiwch quartus_fid – help i view yr holl opsiynau sydd ar gael. Mae'r cod canlynol yn darparu examples gan ddefnyddio'r rhyngwyneb llinell orchymyn Dadfygiwr Chwistrellu Nam.
####################################
- # Darganfyddwch pa geblau USB sydd ar gael ar gyfer yr achos hwn
- # Mae'r canlyniad yn dangos bod un cebl ar gael, o'r enw “USB-Blaster” #
- $ quartus_fid – rhestr . . .
- Gwybodaeth: Gorchymyn: quartus_fid –list
- USB-Blaster ar sj-sng-z4 [USB-0] Gwybodaeth: Roedd Intel Quartus Prime 64-Bit Fault Injection Debugger yn llwyddiannus. 0 gwall, 0 rhybudd
- ####################################
- # Darganfyddwch pa ddyfeisiau sydd ar gael ar gebl USB-Blaster
- # Mae'r canlyniad yn dangos dwy ddyfais: Stratix V A7, a CPLD MAX V. #
- $ quartus_fid -cebl USB-Blaster -a
- Gwybodaeth: Gorchymyn: quartus_fid –cable=USB-Blaster -a
- Gwybodaeth (208809): Defnyddio cebl rhaglennu “USB-Blaster ar sj-sng-z4 [USB-0]”
- USB-Blaster ar sj-sng-z4 [USB-0]
- 029030DD 5SGXEA7H(1|2|3)/5SGXEA7K1/..
- 020A40DD 5M2210Z/EPM2210
- Gwybodaeth: Roedd Intel Quartus Prime 64-Bit Fault Injection Debugger yn llwyddiannus.
- 0 gwall, 0 rhybudd
- ####################################
- # Rhaglennu dyfais Stratix V
- # Mae'r opsiwn -index yn pennu gweithrediadau a gyflawnir ar ddyfais gysylltiedig.
- # Mae “=svgx.sof” yn cysylltu a .sof file gyda'r ddyfais
- # Mae “#p” yn golygu rhaglennu'r ddyfais #
- $quartus_fid –cebl USB-Blaster –index “@1=svgx.sof#p” . . .
- Gwybodaeth (209016): Ffurfweddu mynegai dyfais 1
- Gwybodaeth (209017): Mae dyfais 1 yn cynnwys JTAG Cod adnabod 0x029030DD
- Gwybodaeth (209007): Llwyddodd y cyfluniad - 1 dyfais(au) wedi'i ffurfweddu
- Gwybodaeth (209011): Gweithred(au) a berfformiwyd yn llwyddiannus
- Gwybodaeth (208551): Llofnod rhaglen i ddyfais 1.
- Gwybodaeth: Roedd Intel Quartus Prime 64-Bit Fault Injection Debugger yn llwyddiannus.
- 0 gwall, 0 rhybudd
- ####################################
- # Chwistrellu nam i'r ddyfais.
- # Mae'r gweithredwr #i yn dynodi i chwistrellu namau
- Mae # -n 3 yn dynodi i chwistrellu 3 nam #
- $ quartus_fid – cebl USB-Blaster –index “@1=svgx.sof#i” -n 3
- Gwybodaeth: Gorchymyn: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 3
- Gwybodaeth (208809): Defnyddio cebl rhaglennu “USB-Blaster ar sj-sng-z4 [USB-0]”
- Gwybodaeth (208521): Yn chwistrellu 3 gwall i ddyfais(au)
- Gwybodaeth: Roedd Intel Quartus Prime 64-Bit Fault Injection Debugger yn llwyddiannus.
- 0 gwall, 0 rhybudd
- ####################################
- # Modd Rhyngweithiol.
- # Mae defnyddio gweithrediad #i gyda -n 0 yn rhoi'r dadfygiwr yn y modd rhyngweithiol.
- # Sylwch fod 3 nam wedi'u chwistrellu yn y sesiwn flaenorol;
- Mae # “E” yn darllen y diffygion sydd yng nghraidd IP EMR Unloader ar hyn o bryd. #
- $ quartus_fid – cebl USB-Blaster –index “@1=svgx.sof#i” -n 0
- Gwybodaeth: Gorchymyn: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 0
- Gwybodaeth (208809): Defnyddio cebl rhaglennu “USB-Blaster ar sj-sng-z4 [USB-0]”
- Rhowch:
- 'F' i chwistrellu nam
- 'E' i ddarllen EMR
- 'S' i sgwrio gwall(au)
- 'Q' i roi'r gorau iddi E
- Gwybodaeth (208540): Darllen arae EMR
- Gwybodaeth (208544): gwall(au) 3 ffrâm wedi'u canfod yn nyfais 1.
- Gwybodaeth (208545): Gwall #1 : Gwall sengl yn ffrâm 0x1028 ar bit 0x21EA.
- Gwybodaeth (10914): Gwall #2 : Gwall aml-did na ellir ei gywiro yn ffrâm 0x1116.
- Gwybodaeth (208545): Gwall #3 : Gwall sengl yn ffrâm 0x1848 ar bit 0x128C.
- 'F' i chwistrellu nam
- 'E' i ddarllen EMR
- 'S' i sgwrio gwall(au)
- 'Q' i roi'r gorau iddi Q
- Gwybodaeth: Roedd Intel Quartus Prime 64-Bit Fault Injection Debugger yn llwyddiannus. 0 gwall, 0 rhybudd
- Gwybodaeth: Cof rhithwir brig: 1522 megabeit
- Gwybodaeth: Daeth y prosesu i ben: Dydd Llun 3 Tachwedd 18:50:00 2014
- Gwybodaeth: Amser a aeth heibio: 00:00:29
- Gwybodaeth: Cyfanswm amser CPU (ar bob prosesydd): 00:00:13
Nodwedd Chwistrellu Nam wedi'i Dargedu
Nodyn
Mae'r Dadfygiwr Chwistrellu Nam yn chwistrellu diffygion i'r FPGA ar hap. Fodd bynnag, mae'r nodwedd Chwistrellu Nam wedi'i Dargedu yn eich galluogi i chwistrellu diffygion i leoliadau wedi'u targedu yn y CRAM. Gall y llawdriniaeth hon fod yn ddefnyddiol, i gynample, os gwnaethoch nodi digwyddiad SEU ac eisiau profi'r FPGA neu ymateb system i'r un digwyddiad ar ôl addasu strategaeth adfer. Mae'r nodwedd Chwistrellu Nam wedi'i Dargedu ar gael o'r rhyngwyneb llinell orchymyn yn unig. Gallwch chi nodi bod gwallau'n cael eu chwistrellu o'r llinell orchymyn neu yn y modd prydlon. Gwybodaeth Gysylltiedig
AN 539: Methodoleg Prawf neu Ganfod ac Adfer Gwallau gan ddefnyddio CRC mewn Dyfeisiau Intel FPGA
Pennu Rhestr Gwallau O'r Llinell Reoli
Mae'r nodwedd Chwistrellu Nam wedi'i Dargedu yn caniatáu ichi nodi rhestr gwallau o'r llinell orchymyn, fel y dangosir yn yr example: c:\Users\sng> quartus_fid -c 1 – i “@1= svgx.sof#i” -n 2 -user=” @ 1= 0x2274 0x05EF 0x2264 0x0500″ Lle: c 1 yn nodi bod y FPGA yn cael ei reoli gan y cebl cyntaf ar eich cyfrifiadur. i Mae “@1= six.sof#i” yn nodi bod y ddyfais gyntaf yn y gadwyn wedi'i llwytho â'r gwrthrych file svgx.sof a bydd yn cael ei chwistrellu â diffygion. n Mae 2 yn nodi y bydd dau nam yn cael eu chwistrellu. defnyddiwr =”@1 = 0x2274 0x05EF 0x2264 0x0500” yn rhestr defnyddiwr-benodol o namau i'w chwistrellu. Yn y cynampLe, mae gan ddyfais 1 ddau nam: ar ffrâm 0x2274, bit 0x05EF ac ar ffrâm 0x2264, bit 0x0500.
Yn nodi Rhestr Gwallau o'r Modd Anog
Gallwch weithredu'r nodwedd Chwistrellu Nam wedi'i Dargedu yn rhyngweithiol trwy nodi nifer y diffygion i fod yn 0 (-n 0). Mae'r Dadfygiwr Chwistrellu Nam yn cyflwyno gorchmynion modd prydlon a'u disgrifiadau.
| Gorchymyn Modd Prydlon | Disgrifiad |
| F | Chwistrellu nam |
| E | Darllenwch yr EMR |
| S | Gwallau prysgwydd |
| Q | Ymadael |
Yn y modd prydlon, gallwch chi gyhoeddi'r gorchymyn F yn unig i chwistrellu un nam mewn lleoliad ar hap yn y ddyfais. Yn y cynampgan ddefnyddio'r gorchymyn F yn y modd prydlon, mae tri gwall yn cael eu chwistrellu. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC +
- Gwall 1 – Gwall did sengl yn ffrâm 0x12, did 0x34
- Gwall 2 - Gwall na ellir ei gywiro ar ffrâm 0x56, did 0x78 (mae * yn nodi gwall aml-did)
- Gwall 3 – Gwall dwbl wrth ymyl ffrâm 0x9A, did 0xBC (a + yn dynodi gwall did dwbl)
F 0x12 0x34 0x56 0x78 * Mae un gwall (diofyn) wedi'i chwistrellu: Gwall 1 - Gwall did sengl ar ffrâm 0x12, did 0x34. Mae lleoliadau ar ôl lleoliad y ffrâm/did cyntaf yn cael eu hanwybyddu. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC + 0xDE 0x00
Mae tri gwall yn cael eu chwistrellu:
- Gwall 1 – Gwall did sengl yn ffrâm 0x12, did 0x34
- Gwall 2 – Gwall na ellir ei gywiro yn ffrâm 0x56, did 0x78
- Gwall 3 – Gwall dwbl wrth ymyl ffrâm 0x9A, did 0xBC
- Anwybyddir lleoliadau ar ôl y 3 pâr ffrâm/did cyntaf
Pennu Lleoliadau Did CRAM
Nodyn:
Pan fydd y Dadfygiwr Chwistrellu Nam yn canfod gwall CRAM EDCRC, mae'r Gofrestr Neges Gwall (EMR) yn cynnwys syndrom, rhif ffrâm, lleoliad did, a math gwall (sengl, dwbl, neu aml-did) y gwall CRAM a ganfuwyd. Yn ystod profion system, arbedwch y cynnwys EMR a adroddwyd gan y Dadfygiwr Chwistrellu Nam pan fyddwch yn canfod nam EDCRC. Gyda'r cynnwys EMR wedi'i recordio, gallwch chi gyflenwi'r ffrâm a'r rhifau did i'r Dadfygiwr Chwistrellu Nam i ailchwarae'r gwallau a nodwyd yn ystod profion system, i ddylunio ymhellach, a nodweddu ymateb adfer system i'r gwall hwnnw.
Gwybodaeth Gysylltiedig
AN 539: Methodoleg Profi neu Ganfod ac Adfer Gwallau gan ddefnyddio CRC mewn Dyfeisiau Intel FPGA
Dewisiadau Llinell Orchymyn Uwch: Rhanbarthau ASD a Phwysiad Math Gwall
Gallwch ddefnyddio'r rhyngwyneb llinell orchymyn Dadfygiwr Chwistrellu Nam i chwistrellu gwallau i ranbarthau ASD a phwysoli'r mathau o wallau. Yn gyntaf, rydych chi'n nodi'r cymysgedd o fathau o wallau (did sengl, dwbl cyfagos, ac aml-did na ellir eu cywiro) gan ddefnyddio'r -weight . . opsiwn. Am gynample, ar gyfer cymysgedd o 50% o wallau sengl, 30% dwbl gwallau cyfagos, a 20% gwallau aml-did na ellir eu cywiro, defnyddiwch yr opsiwn –weight=50.30.20. Yna, i dargedu rhanbarth ASD, defnyddiwch yr opsiwn -smh i gynnwys y SMH file a nodi'r rhanbarth ASD i'w dargedu. Am gynample: $quartus_fid –cable=USB-BlasterII –index “@1=svgx.sof#pi” –weight=100.0.0 –smh=”@1=svgx.smh#2″ –number=30
Mae'r cynampgorchymyn:
- Yn rhaglennu'r ddyfais ac yn chwistrellu diffygion (llinyn pi)
- Yn chwistrellu 100% o ddiffygion un-did (100.0.0)
- Chwistrellu i ASD_REGION 2 yn unig (a nodir gan y #2)
- Yn chwistrellu 30 o ddiffygion
Archifau Canllaw Defnyddiwr Craidd Chwistrellu Nam IP
| Fersiwn Craidd IP | Canllaw Defnyddiwr |
| 18.0 | Chwistrellu Nam Canllaw Defnyddiwr Craidd Intel FPGA IP |
| 17.1 | Canllaw Defnyddiwr Craidd IP Chwistrellu Nam Intel FPGA |
| 16.1 | Canllaw Defnyddiwr Craidd IP Chwistrellu Nam Altera |
| 15.1 | Canllaw Defnyddiwr Craidd IP Chwistrellu Nam Altera |
Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.
Hanes Adolygu Dogfennau ar gyfer Canllaw Defnyddiwr Craidd IP Chwistrellu Nam
| Fersiwn y Ddogfen | Fersiwn Intel Quartus Prime | Newidiadau |
| 2019.07.09 | 18.1 | Diweddarwyd y Disgrifiad Pin IP Chwistrellu Nam pwnc i egluro'r signalau Ailosod, error_injected, a error_scrubbed. |
| 2018.05.16 | 18.0 | • Ychwanegwyd y pynciau canlynol o Lawlyfr Intel Quartus Prime Pro Edition:
— Diffinio Ardaloedd Chwistrellu Nam ac is-bynciau. — Defnyddio'r Dadfygiwr Chwistrellu Nam ac is-bynciau. — Rhyngwyneb Gorchymyn-Llinell ac is-bynciau. • Wedi'i ailenwi'n graidd IP Chwistrellu Nam Intel FPGA i Fault Chwistrellu Intel FPGA IP. |
| Dyddiad | Fersiwn | Newidiadau |
| 2017.11.06 | 17.1 | • Wedi'i ailfrandio fel Intel.
• Ychwanegwyd cefnogaeth dyfais Intel Cyclone 10 GX. |
| 2016.10.31 | 16.1 | Cefnogaeth dyfais wedi'i diweddaru. |
| 2015.12.15 | 15.1 | • Newid meddalwedd Quartus II i Quartus Prime.
• Cyswllt sefydlog sy'n ymwneud â hunan-gyfeirio. |
| 2015.05.04 | 15.0 | Rhyddhad cychwynnol. |
Dogfennau / Adnoddau
 |
intel UG-01173 Chwistrelliad Nam FPGA IP Craidd [pdfCanllaw Defnyddiwr UG-01173 Chwistrellu Nam FPGA IP Craidd, UG-01173, Chwistrelliad Nam FPGA Craidd IP, Chwistrelliad c, Chwistrelliad FPGA IP Craidd |
