إنتل UG-01173 خطأ حقن FPGA IP كور

دليل المستخدم الأساسي لحقن الأخطاء Intel® FPGA IP

يقوم نظام حقن الأخطاء Intel® FPGA IP الأساسي بحقن الأخطاء في تكوين ذاكرة الوصول العشوائي (CRAM) لجهاز FPGA. يحاكي هذا الإجراء الأخطاء البرمجية التي يمكن أن تحدث أثناء التشغيل العادي بسبب اضطرابات الأحداث الفردية (SEUs). تعتبر وحدات SEU أحداثًا نادرة، وبالتالي يصعب اختبارها. بعد إنشاء مثيل لـ Fault حقن IP الأساسي في التصميم الخاص بك وتكوين جهازك، يمكنك استخدام أداة Intel Quartus® Prime Fault حقن Debugger للحث على حدوث أخطاء متعمدة في FPGA لاختبار استجابة النظام لهذه الأخطاء.

معلومات ذات صلة

• حدث واحد يزعج
• AN 737: اكتشاف واسترداد SEU في أجهزة Intel Arria 10

سمات

• يسمح لك بتقييم استجابة النظام لتخفيف المقاطعات الوظيفية للحدث الفردي (SEFI).
• يتيح لك إجراء توصيف SEFI داخليًا، مما يلغي الحاجة إلى اختبار شعاع النظام بالكامل. بدلاً من ذلك، يمكنك قصر اختبار الشعاع على حالات الفشل في قياس الوقت (FIT)/ميجابايت على مستوى الجهاز.
• قم بقياس معدلات FIT وفقًا لتوصيف SEFI ذي الصلة ببنية التصميم الخاصة بك. يمكنك توزيع عمليات حقن الأخطاء بشكل عشوائي في جميع أنحاء الجهاز بأكمله، أو تقييدها على مناطق وظيفية محددة لتسريع الاختبار.
• قم بتحسين التصميم الخاص بك لتقليل الاضطراب الناتج عن اضطرابات حدث واحد (SEU).

دعم الجهاز

يدعم Faultjecting IP الأساسي أجهزة عائلة Intel Arria® 10 وIntel Cyclone® 10 GX وStratix® V. تدعم عائلة Cyclone V خطأ الحقن على الأجهزة التي تحتوي على اللاحقة -SC في رمز الطلب. اتصل بممثل المبيعات المحلي لديك لطلب معلومات حول أجهزة Cyclone V اللاحقة -SC.

استخدام الموارد والأداء
يقوم برنامج Intel Quartus Prime بإنشاء تقدير الموارد التالي لـ Stratix V A7 FPGA. نتائج الأجهزة الأخرى متشابهة.

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.

خطأ حقن IP أداء FPGA الأساسية واستخدام الموارد

جهاز	الصدقات	سجلات المنطق		م20ك
		أساسي	ثانوي
ستراتيكس الخامس A7	3,821	5,179	0	0

يتضمن تثبيت برنامج Intel Quartus Prime مكتبة Intel FPGA IP. توفر هذه المكتبة العديد من مراكز IP المفيدة لاستخدامك الإنتاجي دون الحاجة إلى ترخيص إضافي. تتطلب بعض مراكز Intel FPGA IP شراء ترخيص منفصل لاستخدام الإنتاج. يتيح لك وضع تقييم Intel FPGA IP تقييم نوى Intel FPGA IP المرخصة في المحاكاة والأجهزة، قبل اتخاذ قرار بشراء ترخيص IP الأساسي للإنتاج الكامل. ما عليك سوى شراء ترخيص إنتاج كامل لمراكز Intel IP المرخصة بعد إكمال اختبار الأجهزة والاستعداد لاستخدام IP في الإنتاج. يقوم برنامج Intel Quartus Prime بتثبيت مراكز IP في المواقع التالية بشكل افتراضي:

مسار تثبيت IP Core

مواقع تثبيت IP Core

موقع	برمجة	منصة
: \ intelFPGA_pro \ quartus \ ip \ Altera	إصدار Intel Quartus Prime Pro	شبابيك*
: \ intelFPGA \ quartus \ ip \ Altera	الإصدار القياسي Intel Quartus Prime	نوافذ
:/intelFPGA_pro/quartus/ip/altera	إصدار Intel Quartus Prime Pro	لينكس *
:/intelFPGA/quartus/ip/altera	الإصدار القياسي Intel Quartus Prime	لينكس

ملحوظة: لا يدعم برنامج Intel Quartus Prime المسافات في مسار التثبيت.

تخصيص وتوليد نواة IP
يمكنك تخصيص مراكز IP لدعم مجموعة واسعة من التطبيقات. يتيح لك كتالوج Intel Quartus Prime IP ومحرر المعلمات إمكانية تحديد وتكوين منافذ IP الأساسية وميزاتها ومخرجاتها بسرعة files.

كتالوج IP ومحرر المعلمات
يعرض كتالوج IP مراكز IP المتاحة لمشروعك، بما في ذلك Intel FPGA IP وIP الآخر الذي تضيفه إلى مسار بحث كتالوج IP. استخدم الميزات التالية لكتالوج IP لتحديد موقع IP الأساسي وتخصيصه:

• قم بتصفية كتالوج IP لإظهار IP لعائلة الأجهزة النشطة أو إظهار IP لجميع عائلات الأجهزة. إذا لم يكن لديك مشروع مفتوح ، فحدد عائلة الأجهزة في كتالوج IP.
• اكتب في حقل البحث لتحديد موقع أي اسم أساسي كامل أو جزئي لعنوان IP في كتالوج IP.
• انقر بزر الماوس الأيمن فوق اسم IP الأساسي في كتالوج IP لعرض تفاصيل حول الأجهزة المدعومة ولفتح مجلد تثبيت IP core وللحصول على ارتباطات لوثائق IP.
• انقر بحث عن Partner IP to access partner IP information on the web.

يطالبك محرر المعلمات بتحديد اسم تنوع IP والمنافذ الاختيارية والمخرجات file خيارات الجيل. يقوم محرر المعلمات بإنشاء Intel Quartus Prime IP عالي المستوى file (.ip) لتنوع IP في مشاريع Intel Quartus Prime Pro Edition. يقوم محرر المعلمات بإنشاء عنوان Quartus IP عالي المستوى file (.qip) لتنوع IP في مشروعات Intel Quartus Prime Standard Edition. هؤلاء fileتمثل s تباين IP في المشروع، وتخزن معلومات المعلمات.

محرر معلمات IP (Intel Quartus Prime Standard Edition)

مخرجات جيل IP Core (إصدار Intel Quartus Prime Pro)

يولد برنامج Intel Quartus Prime المخرجات التالية file هيكل لأنوية IP الفردية التي ليست جزءًا من نظام Platform Designer.

مخرجات الجيل الأساسي IP الفردية (Intel Quartus Prime Pro Edition)

• إذا كانت مدعومة وممكّنة لتنويع IP الأساسي الخاص بك.

الناتج Files من Intel FPGA IP Generation

File اسم	وصف
<الملكية الفكرية الخاصة بك> .ip	تباين IP عالي المستوى file يحتوي على معلمات نواة IP في مشروعك. إذا كان تباين IP جزءًا من نظام Platform Designer ، فسيقوم محرر المعلمات أيضًا بإنشاء .qsys file.
<الملكية الفكرية الخاصة بك> .cmp	إعلان مكون VHDL (.cmp) file هو نص file الذي يحتوي على التعريفات العامة المحلية والمنافذ التي تستخدمها في تصميم VHDL files.
<الملكية الفكرية الخاصة بك> _generation.rpt	سجل إنشاء IP أو Platform Designer file. يعرض ملخصًا للرسائل أثناء إنشاء IP.
تابع…

File اسم	وصف
<الملكية الفكرية الخاصة بك> .qgsimc (أنظمة مصمم النظام الأساسي فقط)	محاكاة التخزين المؤقت file يقارن .qsys و .ip fileمع المعلمات الحالية لنظام مصمم النظام الأساسي وIP الأساسي. تحدد هذه المقارنة ما إذا كان بإمكان مصمم النظام الأساسي تخطي عملية تجديد HDL.
<الملكية الفكرية الخاصة بك> .qgsynth (أنظمة Platform Designer فقط)	التوليف التخزين المؤقت file يقارن .qsys و .ip fileمع المعلمات الحالية لنظام مصمم النظام الأساسي وIP الأساسي. تحدد هذه المقارنة ما إذا كان بإمكان مصمم النظام الأساسي تخطي عملية تجديد HDL.
<الملكية الفكرية الخاصة بك> .qip	يحتوي على جميع المعلومات لدمج وتجميع مكون IP.
<الملكية الفكرية الخاصة بك> csv	يحتوي على معلومات حول حالة ترقية مكون IP.
.bsf	تمثيل رمزي لتنوع IP للاستخدام في المخطط التفصيلي Fileق (.bdf).
<الملكية الفكرية الخاصة بك> spd	مدخل file يتطلب ذلك ip-make-simscript لإنشاء نصوص محاكاة. spd file يحتوي على قائمة fileتقوم بإنشائها للمحاكاة ، إلى جانب معلومات حول الذكريات التي تقوم بتهيئتها.
<الملكية الفكرية الخاصة بك> .ppf	مخطط الدبوس File (.ppf) يخزن المنافذ وتخصيصات العقدة لمكونات IP التي تقوم بإنشائها للاستخدام مع Pin Planner.
<الملكية الفكرية الخاصة بك> _bb.v	استخدم صندوق Verilog الأسود (_bb.v) file كإعلان وحدة فارغة لاستخدامها كصندوق أسود.
<الملكية الفكرية الخاصة بك> _inst.v أو _inst.vhd	HDL السابقampقالب إنشاء مثيل. انسخ والصق محتويات هذا file في HDL الخاص بك file لإنشاء مثيل لتغير IP.
<الملكية الفكرية الخاصة بك> .regmap	إذا كان عنوان IP يحتوي على معلومات التسجيل ، فسيقوم برنامج Intel Quartus Prime بإنشاء ملف .regmap file. ملف .regmap file يصف معلومات خريطة السجل للواجهات الرئيسية والتابعة. هذه file المكملات .sopcinfo file من خلال توفير معلومات تسجيل أكثر تفصيلاً حول النظام. هذه file تمكن تسجيل العرض viewوإحصائيات المستخدم القابلة للتخصيص في وحدة تحكم النظام.
<الملكية الفكرية الخاصة بك> .svd	يسمح لأدوات تصحيح نظام HPS بـ view خرائط التسجيل للأجهزة الطرفية التي تتصل بـ HPS داخل نظام Platform Designer. أثناء التجميع ، يقوم برنامج Intel Quartus Prime بتخزين ملف .svd files للواجهة التابعة المرئية لأساتذة وحدة تحكم النظام في .sof file في جلسة التصحيح. تقرأ وحدة تحكم النظام هذا القسم، والذي يستعلم عنه مصمم النظام الأساسي للحصول على معلومات خريطة التسجيل. بالنسبة لعبيد النظام، يصل مصمم النظام الأساسي إلى السجلات بالاسم.
<الملكية الفكرية الخاصة بك>.v <الملكية الفكرية الخاصة بك> .vhd	البروتين الدهني مرتفع الكثافة fileالتي تقوم بإنشاء مثيل لكل وحدة فرعية أو نواة IP فرعية للتوليف أو المحاكاة.
مرشد/	يحتوي على البرنامج النصي msim_setup.tcl لإعداد وتشغيل المحاكاة.
الديك /	يحتوي على برنامج نصي rivierapro_setup.tcl لإعداد وتشغيل المحاكاة.
/ سينوبسيس / vcs / سينوبسيس / vcsmx	يحتوي على برنامج نصي vcs_setup.sh لإعداد وتشغيل المحاكاة. يحتوي على برنامج شل vcsmx_setup.sh و synopsys_sim.setup file لإعداد وتشغيل المحاكاة.
/إيقاع	يحتوي على برنامج نصي للقذيفة ncsim_setup.sh وإعدادات أخرى fileلإعداد وتشغيل المحاكاة.
/xcelium	يحتوي على برنامج نصي لشل المحاكاة المتوازية xcelium_setup.sh وإعدادات أخرى fileلإعداد وتشغيل المحاكاة.
/ وحدات فرعية	يحتوي على HDL files للوحدة الفرعية الأساسية IP.
<وحدة IP الفرعية>/	يقوم مصمم النظام الأساسي بإنشاء / توليف و / sim أدلة فرعية لكل دليل وحدة IP فرعية يقوم مصمم النظام الأساسي بإنشائه.

الوصف الوظيفي
باستخدام نواة Fault حقن IP، يمكن للمصممين إجراء توصيف SEFI داخليًا، وتوسيع نطاق معدلات FIT وفقًا لتوصيف SEFI، وتحسين التصميمات لتقليل تأثير وحدات SEU.

تخفيف اضطراب الحدث الواحد

الدوائر المتكاملة والأجهزة المنطقية القابلة للبرمجة مثل FPGAs عرضة لوحدات SEU. SEUs هي أحداث عشوائية غير مدمرة، ناجمة عن مصدرين رئيسيين: جسيمات ألفا والنيوترونات من الأشعة الكونية. يمكن أن يتسبب الإشعاع في قلب السجل المنطقي أو بت الذاكرة المضمنة أو بت تكوين RAM (CRAM) لحالته، مما يؤدي إلى تشغيل غير متوقع للجهاز. تتمتع Intel Arria 10 وIntel Cyclone 10 GX وArria V وCyclone V وStratix V والأجهزة الأحدث بقدرات CRAM التالية:

• اكتشاف الأخطاء والتحقق من التكرار الدوري (EDCRC)
• التصحيح التلقائي لاضطراب CRAM (التنقية)
• القدرة على خلق حالة اضطراب CRAM (حقن الخطأ)

لمزيد من المعلومات حول تخفيف SEU في أجهزة Intel FPGA، راجع فصل SEU Mitigation في دليل الأجهزة المعني.

وصف دبوس IP لحقن الخطأ

يتضمن قلب IP لحقن الخطأ دبابيس الإدخال/الإخراج التالية.

دبابيس الإدخال/الإخراج الأساسية لحقن الخطأ

اسم الدبوس	اتجاه دبوس	وصف الدبوس
crcerror_pin	مدخل	الإدخال من رسالة الخطأ، سجل Unloader Intel FPGA IP (EMR Unloader IP). يتم تأكيد هذه الإشارة عند اكتشاف خطأ CRC بواسطة EDCRC الخاص بالجهاز.
emr_data	مدخل	محتويات تسجيل رسائل الخطأ (EMR). ارجع إلى دليل الجهاز المناسب للتعرف على حقول السجلات الطبية الإلكترونية (EMR). يتوافق هذا الإدخال مع إشارة واجهة بيانات Avalon Streaming.
emr_valid	مدخل	يشير إلى أن مدخلات emr_data تحتوي على بيانات صالحة. هذه إشارة واجهة صالحة لتدفق Avalon.
إعادة ضبط	مدخل	إدخال إعادة ضبط الوحدة النمطية. يتم التحكم في إعادة التعيين بشكل كامل بواسطة مصحح خطأ الحقن.
خطأ_حقن	الناتج	يشير إلى أنه تم إدخال خطأ في CRAM كما هو مطلوب عبر JTAG واجهه المستخدم. يعتمد طول الوقت الذي تؤكده هذه الإشارة على إعدادات JTAG TCK وإشارات كتلة التحكم. عادة، يكون الوقت حوالي 20 دورة على مدار الساعة لإشارة TCK.
error_scrubbed	الناتج	يشير إلى اكتمال عملية تنظيف الجهاز كما هو مطلوب عبر JTAG واجهه المستخدم. يعتمد طول الوقت الذي تؤكده هذه الإشارة على إعدادات JTAG TCK وإشارات كتلة التحكم. عادة، يكون الوقت حوالي 20 دورة على مدار الساعة لإشارة TCK.
insc	الناتج	الإخراج الاختياري. يستخدم خطأ حقن IP هذه الساعة، على سبيل المثالample، لضبط كتلة EMR_unloader.

خطأ حقن IP دبوس الرسم البياني

استخدام مصحح أخطاء حقن الأخطاء وIP Core لحقن الأخطاء

يعمل مصحح خطأ حقن الخطأ مع نواة IP لحقن الخطأ. أولاً، تقوم بإنشاء مثيل IP الأساسي في التصميم الخاص بك، وتجميع وتنزيل التكوين الناتج file في جهازك. بعد ذلك، تقوم بتشغيل مصحح أخطاء حقن الأخطاء من داخل برنامج Intel Quartus Prime أو من سطر الأوامر لمحاكاة الأخطاء البرمجية.

• يتيح لك مصحح أخطاء حقن الأخطاء تشغيل تجارب حقن الأخطاء بشكل تفاعلي أو عن طريق أوامر مجمعة، كما يسمح لك بتحديد المناطق المنطقية في تصميمك لحقن الأخطاء.
• تعد واجهة سطر الأوامر مفيدة لتشغيل مصحح الأخطاء عبر برنامج نصي.

ملحوظة

يتواصل مصحح خطأ حقن الخطأ مع نواة IP لحقن الخطأ عبر قناة JTAG واجهه المستخدم. يقبل خطأ حقن IP الأوامر من JTAG واجهة وحالة التقارير مرة أخرى من خلال JTAG واجهه المستخدم. يتم تنفيذ جوهر IP لحقن الخطأ في المنطق البسيط في جهازك؛ لذلك، يجب عليك مراعاة هذا الاستخدام المنطقي في تصميمك. تتمثل إحدى المنهجيات في وصف استجابة تصميمك لـ SEU في المختبر ثم حذف جوهر IP من التصميم النهائي المنشور.

يمكنك استخدام Fault حقن IP الأساسي مع مراكز IP التالية:

• نواة IP لأداة تسجيل رسائل الخطأ، التي تقرأ وتخزن البيانات من دوائر الكشف عن الأخطاء الصلبة في أجهزة Intel FPGA.
• (اختياري) قلب Intel FPGA IP المتقدم لـ SEU Detection، والذي يقارن مواقع الأخطاء أحادية البت بخريطة الحساسية أثناء تشغيل الجهاز لتحديد ما إذا كان هناك خطأ بسيط يؤثر عليه.

انتهى مصحح أخطاء حقن الخطأview مخطط كتلة

ملحوظات:

1. يقوم خطأ حقن IP بقلب أجزاء المنطق المستهدف.
2. يستخدم مصحح أخطاء حقن الأخطاء وIP المتقدم لاكتشاف SEU نفس مثيل EMR Unloader.
3. يعتبر Advanced SEU Detection IP core اختياريًا.

معلومات ذات صلة

• حول SMH Fileفي الصفحة 13
• حول EMR Unloader IP Core في الصفحة 10
• حول Advanced SEU Detection IP Core في الصفحة 11

إنشاء مثيل لـ IP Core لحقن الخطأ

ملحوظة

لا يتطلب منك Fault حقن IP الأساسي تعيين أي معلمات. لاستخدام IP الأساسي، قم بإنشاء مثيل IP جديد، وقم بتضمينه في نظام مصمم النظام الأساسي (القياسي)، وقم بتوصيل الإشارات بالشكل المناسب. يجب عليك استخدام نواة IP لحقن الأخطاء مع نواة EMR Unloader IP. تتوفر مراكز حقن الأخطاء وEMR Unloader IP في مصمم النظام الأساسي وكتالوج IP. اختياريًا، يمكنك إنشاء مثيل لها مباشرةً في تصميم RTL الخاص بك، باستخدام Verilog HDL أو SystemVerilog أو VHDL.

حول EMR Unloader IP Core
يوفر نواة EMR Unloader IP واجهة لـ EMR، والتي يتم تحديثها باستمرار بواسطة EDCRC الخاص بالجهاز والذي يتحقق من وحدات CRAM الخاصة بالجهاز CRC بحثًا عن أخطاء بسيطة.

Exampنظام مصمم النظام الأساسي بما في ذلك Fault حقن IP Core وEMR Unloader IP Core

Exampمخطط كتلة IP الأساسية لحقن الخطأ وEMR Unloader IP Core

معلومات ذات صلة
رسالة خطأ تسجيل Unloader دليل المستخدم Intel FPGA IP Core

حول IP Core المتقدم للكشف عن SEU

استخدم جوهر IP لكشف SEU المتقدم (ASD) عندما يكون تحمل SEU أحد اهتمامات التصميم. يجب عليك استخدام نواة EMR Unloader IP مع نواة ASD IP. لذلك، إذا كنت تستخدم ASD IP وFault حقن IP في نفس التصميم، فيجب عليهم مشاركة مخرج EMR Unloader عبر مكون مقسم Avalon®-ST. يوضح الشكل التالي نظام مصمم النظام الأساسي الذي يقوم فيه جهاز تقسيم Avalon-ST بتوزيع محتويات السجلات الطبية الإلكترونية (EMR) على نواة ASD وخطأ حقن IP.

استخدام ASD وخطأ IP في نفس نظام مصمم النظام الأساسي

معلومات ذات صلة
دليل المستخدم المتقدم للكشف عن SEU Intel FPGA IP Core

تحديد مناطق حقن الخطأ
يمكنك تحديد مناطق محددة من FPGA لحقن الأخطاء باستخدام رأس خريطة الحساسية (.smh) file. سمه file يخزن إحداثيات بتات CRAM الخاصة بالجهاز والمنطقة المخصصة لها (منطقة ASD) ودرجة الأهمية. أثناء عملية التصميم، يمكنك استخدام التسلسل الهرمي tagجينغ لإنشاء المنطقة. وبعد ذلك، أثناء التجميع، يقوم Intel Quartus Prime Assembler بإنشاء SMH file. يقوم مصحح أخطاء حقن الأخطاء بتقييد عمليات حقن الأخطاء في مناطق معينة من الأجهزة التي تحددها في SMH file.

أداء التسلسل الهرمي Tagجينج
يمكنك تحديد مناطق FPGA للاختبار عن طريق تعيين منطقة ASD للموقع. يمكنك تحديد قيمة منطقة ASD لأي جزء من التسلسل الهرمي للتصميم الخاص بك باستخدام نافذة أقسام التصميم.

1. اختر المهام ➤ نافذة أقسام التصميم.
2. انقر بزر الماوس الأيمن في أي مكان في صف الرأس وقم بتشغيل منطقة ASD لعرض عمود منطقة ASD (إذا لم يكن معروضًا بالفعل).
3. أدخل قيمة من 0 إلى 16 لأي قسم لتعيينه لمنطقة ASD محددة.
   • منطقة ASD 0 محجوزة للأجزاء غير المستخدمة من الجهاز. يمكنك تعيين قسم لهذه المنطقة لتحديدها على أنها غير حرجة.
   • منطقة ASD 1 هي المنطقة الافتراضية. يتم تخصيص جميع الأجزاء المستخدمة من الجهاز لهذه المنطقة ما لم تقم بتغيير تخصيص منطقة ASD بشكل صريح.

حول SMH Files

سمه file يحتوي على المعلومات التالية:

• إذا كنت لا تستخدم التسلسل الهرمي tagging (أي أن التصميم لا يحتوي على تخصيصات واضحة لمنطقة ASD في التسلسل الهرمي للتصميم)، وSMH file يسرد كل بت CRAM ويشير إلى ما إذا كان حساسًا للتصميم.
• إذا كنت قد أجريت التسلسل الهرمي tagGing وتغيير تعيينات منطقة ASD الافتراضية، SMH file يسرد كل بت CRAM ويتم تخصيص منطقة ASD له.

يمكن لمصحح أخطاء حقن الأخطاء أن يحد من عمليات الحقن في منطقة واحدة أو أكثر محددة. لتوجيه المجمع لإنشاء SMH file:

• اختر المهام ➤ الجهاز ➤ خيارات الجهاز والدبوس ➤ اكتشاف الأخطاء CRC.
• قم بتشغيل خريطة حساسية إنشاء SEU file خيار (.smh).

استخدام مصحح أخطاء الحقن

ملحوظة
لاستخدام مصحح أخطاء حقن الأخطاء، يمكنك الاتصال بجهازك عبر ملف JTAG واجهه المستخدم. ثم قم بتكوين الجهاز وإجراء حقن الخطأ. لتشغيل مصحح أخطاء حقن الأخطاء، اختر الأدوات ← مصحح أخطاء حقن الأخطاء في برنامج Intel Quartus Prime. يشبه تكوين الجهاز أو برمجته الإجراء المستخدم في المبرمج أو محلل المنطق Signal Tap.

مصحح أخطاء الحقن

لتكوين JTAG سلسلة:

1. انقر فوق إعداد الأجهزة. تعرض الأداة أجهزة البرمجة المتصلة بجهاز الكمبيوتر الخاص بك.
2. حدد أجهزة البرمجة التي ترغب في استخدامها.
3. انقر فوق إغلاق.
4. انقر فوق الكشف التلقائي، الذي يملأ سلسلة الأجهزة بالأجهزة القابلة للبرمجة الموجودة في ملف JTAG سلسلة.

معلومات ذات صلة
ميزة حقن الأخطاء المستهدفة في الصفحة 21

متطلبات الأجهزة والبرامج

الأجهزة والبرامج التالية مطلوبة لاستخدام مصحح أخطاء حقن الأخطاء:

• سطر FEATURE في ترخيص Intel FPGA الخاص بك والذي يمكّن نواة خطأ حقن IP. لمزيد من المعلومات، اتصل بمندوب مبيعات Intel FPGA المحلي لديك.
• كابل التنزيل (كابل تنزيل Intel FPGA، أو كابل تنزيل Intel FPGA II، أو II).
• مجموعة تطوير Intel FPGA أو لوحة مصممة بواسطة المستخدم مع JTAG الاتصال بالجهاز قيد الاختبار.
• (اختياري) سطر FEATURE في ترخيص Intel FPGA الخاص بك والذي يمكّن النواة المتقدمة لـ SEU Detection IP.

تكوين جهازك ومصحح أخطاء حقن الأخطاء

يستخدم مصحح أخطاء حقن الأخطاء .sof و(اختياريًا) رأس خريطة الحساسية (.smh) file. الكائن البرمجي File (.sof) يقوم بتكوين FPGA. .smh file يحدد حساسية بتات CRAM في الجهاز. إذا لم تقم بتوفير .smh file، يقوم مصحح أخطاء حقن الأخطاء بحقن الأخطاء بشكل عشوائي عبر وحدات بت CRAM. لتحديد .sof:

1. حدد FPGA الذي ترغب في تكوينه في مربع سلسلة الأجهزة.
2. انقر فوق تحديد File.
3. انتقل إلى .sof وانقر فوق "موافق". يقرأ مصحح أخطاء حقن الخطأ الملف .sof.
4. (اختياري) حدد SMH file.
   إذا لم تقم بتحديد SMH file، يقوم مصحح أخطاء حقن الأخطاء بحقن الأخطاء بشكل عشوائي عبر الجهاز بأكمله. إذا قمت بتحديد SMH file، يمكنك قصر الحقن على المناطق المستخدمة بجهازك.
   • انقر بزر الماوس الأيمن فوق الجهاز في مربع سلسلة الأجهزة، ثم انقر فوق تحديد SMH File.
   • حدد SMH الخاص بك file.
   • انقر فوق موافق.
5. قم بتشغيل البرنامج/التكوين.
6. انقر فوق ابدأ.

يقوم مصحح أخطاء حقن الأخطاء بتكوين الجهاز باستخدام .sof.

قائمة السياق لاختيار SMH File

تقييد المناطق لحقن الخطأ

بعد تحميل SMH file، يمكنك توجيه مصحح أخطاء حقن الأخطاء للعمل في مناطق محددة فقط من ASD. لتحديد منطقة (مناطق) ASD التي سيتم حقن الأخطاء فيها:

1. انقر بزر الماوس الأيمن فوق FPGA في مربع سلسلة الأجهزة، ثم انقر فوق إظهار خريطة حساسية الجهاز.
2. حدد منطقة (مناطق) ASD لحقن الخطأ.

خريطة حساسية الجهاز Viewer

تحديد أنواع الأخطاء

يمكنك تحديد أنواع مختلفة من الأخطاء للحقن.

• الأخطاء الفردية (SE)
• الأخطاء المزدوجة المتجاورة (DAE)
• أخطاء متعددة البتات غير قابلة للتصحيح (EMBE)

يمكن لأجهزة Intel FPGA تصحيح الأخطاء الفردية والمزدوجة ذاتيًا إذا تم تمكين ميزة التنظيف. لا تستطيع أجهزة Intel FPGA تصحيح أخطاء البتات المتعددة. راجع الفصل الخاص بتخفيف وحدات SEU لمزيد من المعلومات حول تصحيح هذه الأخطاء. يمكنك تحديد خليط العيوب المراد حقنها والفاصل الزمني للحقن. لتحديد الفاصل الزمني للحقن:

1. في مصحح أخطاء حقن الأخطاء، اختر الأدوات ← الخيارات.
2. اسحب وحدة التحكم الحمراء إلى مزيج الأخطاء. وبدلاً من ذلك، يمكنك تحديد المزيج رقميًا.
3. حدد وقت الفاصل الزمني للحقن.
4. انقر فوق موافق.

الشكل 12. تحديد خليط أنواع أخطاء SEU

معلومات ذات صلة التخفيف من اضطراب حدث واحد

أخطاء الحقن

يمكنك إدخال الأخطاء في عدة أوضاع:

• أدخل خطأ واحدا في الأمر
• أدخل أخطاء متعددة في الأمر
• أدخل الأخطاء حتى أمر بالتوقف

لحقن هذه العيوب:

1. قم بتشغيل خيار حقن الخطأ.
2. اختر ما إذا كنت تريد تشغيل حقن الأخطاء لعدد من التكرارات أو حتى تتوقف:
   • إذا اخترت التشغيل حتى التوقف، فسيقوم مصحح أخطاء حقن الأخطاء بإدخال الأخطاء عند الفاصل الزمني المحدد في مربع الحوار الأدوات ← الخيارات.
   • إذا كنت تريد تشغيل حقن الأخطاء لعدد محدد من التكرارات، فأدخل الرقم.
3. انقر فوق ابدأ.

ملحوظة: يتم تشغيل مصحح أخطاء حقن الخطأ لعدد محدد من التكرارات أو حتى يتم إيقافه. تعرض نافذة رسائل Intel Quartus Prime رسائل حول الأخطاء التي تم إدخالها. للحصول على معلومات إضافية حول الأخطاء المحقونة، انقر فوق قراءة السجلات الطبية الإلكترونية (EMR). يقرأ مصحح أخطاء حقن الأخطاء السجلات الطبية الإلكترونية (EMR) الخاصة بالجهاز ويعرض محتوياته في نافذة الرسائل.

حقن خطأ Intel Quartus Prime ورسائل محتوى EMR

أخطاء التسجيل
يمكنك تسجيل موقع أي خطأ تم حقنه من خلال ملاحظة المعلمات المذكورة في نافذة رسائل Intel Quartus Prime. إذا، على سبيل المثالampإذا أدى الخطأ المحقون إلى سلوك ترغب في إعادة تشغيله، فيمكنك استهداف هذا الموقع للحقن. يمكنك إجراء الحقن المستهدف باستخدام واجهة سطر أوامر Fault حقن Debugger.

مسح الأخطاء المحقونة
لاستعادة الوظيفة الطبيعية لـ FPGA، انقر فوق Scrub. عند مسح خطأ ما، يتم استخدام وظائف EDCRC الخاصة بالجهاز لتصحيح الأخطاء. آلية التنظيف مشابهة لتلك المستخدمة أثناء تشغيل الجهاز.

واجهة سطر الأوامر
يمكنك تشغيل مصحح أخطاء حقن الأخطاء من سطر الأوامر باستخدام الملف القابل للتنفيذ quartus_fid، وهو أمر مفيد إذا كنت تريد إجراء حقن الأخطاء من برنامج نصي.

الجدول 5. وسيطات سطر الأوامر لحقن الخطأ

حجة قصيرة	حجة طويلة	وصف
c	كابل	تحديد أجهزة البرمجة أو الكابل. (مطلوب)
i	فِهرِس	حدد الجهاز النشط لحقن الخطأ. (مطلوب)
n	رقم	تحديد عدد الأخطاء المراد حقنها. القيمة الافتراضية هي 1. (اختياري)
t	وقت	الفاصل الزمني بين الحقن. (خياري)

ملحوظة: استخدم quartus_fid –مساعدة ل view جميع الخيارات المتاحة. يوفر الكود التالي على سبيل المثالamples باستخدام واجهة سطر الأوامر Fault حقن Debugger.
######################################################################################

• # تعرف على كبلات USB المتوفرة لهذه الحالة
• # تظهر النتيجة توفر كابل واحد اسمه "USB-Blaster" #
• $ quartus_fid –list . . .
• المعلومات: الأمر: quartus_fid –list
  1. USB-Blaster على sj-sng-z4 [USB-0] معلومات: نجح مصحح أخطاء حقن الأخطاء Intel Quartus Prime 64-Bit Fault. 0 أخطاء، 0 تحذير
• ################################################################################
• # ابحث عن الأجهزة المتوفرة على كابل USB-Blaster
• # تظهر النتيجة جهازين: جهاز Stratix V A7، وجهاز MAX V CPLD. #
• $ quartus_fid – كابل USB-Blaster -a
• المعلومات: الأمر: quartus_fid –cable=USB-Blaster -a
• معلومات (208809): استخدام كابل البرمجة "USB-Blaster on sj-sng-z4 [USB-0]"
  1. USB-Blaster على sj-sng-z4 [USB-0]
• 029030DD 5SGXEA7H(1|2|3)/5SGXEA7K1/..
• 020A40DD 5M2210Z/EPM2210
• معلومات: نجح برنامج تصحيح أخطاء حقن الأخطاء Intel Quartus Prime 64-Bit.
• 0 أخطاء، 0 تحذيرات
• ################################################################################
• # برمجة جهاز Stratix V
• # يحدد الخيار –index العمليات التي يتم إجراؤها على جهاز متصل.
• # "=svgx.sof" يربط .sof file مع الجهاز
• # "#p" تعني برمجة الجهاز #
• $ quartus_fid –كابل USB-Blaster –index “@1=svgx.sof#p” . . .
• معلومات (209016): تكوين فهرس الجهاز 1
• معلومات (209017): الجهاز 1 يحتوي على JTAG رمز الهوية 0x029030DD
• معلومات (209007): نجح التكوين - تم تكوين جهاز (أجهزة) واحد
• معلومات (209011): تم تنفيذ العملية (العمليات) بنجاح
• معلومات (208551): توقيع البرنامج في الجهاز 1.
• معلومات: نجح برنامج تصحيح أخطاء حقن الأخطاء Intel Quartus Prime 64-Bit.
• 0 أخطاء، 0 تحذيرات
• ################################################################################
• # إدخال خطأ في الجهاز.
• # يشير عامل التشغيل #i إلى حقن الأخطاء
• # -n 3 يشير إلى حقن 3 أخطاء #
• $ quartus_fid –كابل USB-Blaster –الفهرس “@1=svgx.sof#i” -n 3
• المعلومات: الأمر: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 3
• معلومات (208809): استخدام كابل البرمجة "USB-Blaster on sj-sng-z4 [USB-0]"
• معلومات (208521): إدخال 3 أخطاء في الجهاز (الأجهزة)
• معلومات: نجح برنامج تصحيح أخطاء حقن الأخطاء Intel Quartus Prime 64-Bit.
• 0 أخطاء، 0 تحذيرات
• ################################################################################
• # الوضع التفاعلي.
• # استخدام العملية #i مع -n 0 يضع مصحح الأخطاء في الوضع التفاعلي.
• #علما أنه تم حقن 3 عيوب في الجلسة السابقة؛
• # يقرأ "E" الأخطاء الموجودة حاليًا في قلب EMR Unloader IP. #
• $ quartus_fid –كابل USB-Blaster –الفهرس “@1=svgx.sof#i” -n 0
• المعلومات: الأمر: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 0
• معلومات (208809): استخدام كابل البرمجة "USB-Blaster on sj-sng-z4 [USB-0]"
• يدخل :
• "F" لحقن الخطأ
• "E" لقراءة السجلات الطبية الإلكترونية
• 'S' لمسح الخطأ (الأخطاء)
• "Q" للانسحاب من E
• معلومات (208540): قراءة مصفوفة EMR
• معلومات (208544): تم اكتشاف 3 أخطاء في الإطار في الجهاز 1.
• معلومات (208545): الخطأ رقم 1: خطأ واحد في الإطار 0x1028 في البت 0x21EA.
• معلومات (10914): الخطأ رقم 2: خطأ متعدد البتات غير قابل للتصحيح في الإطار 0x1116.
• معلومات (208545): الخطأ رقم 3: خطأ واحد في الإطار 0x1848 عند البت 0x128C.
• "F" لحقن الخطأ
• "E" لقراءة السجلات الطبية الإلكترونية
• 'S' لمسح الخطأ (الأخطاء)
• "س" للانسحاب من س
• معلومات: نجح مصحح أخطاء حقن الأخطاء Intel Quartus Prime 64-Bit. 0 أخطاء، 0 تحذيرات
• معلومات: ذروة الذاكرة الافتراضية: 1522 ميجابايت
• معلومات: انتهت المعالجة: الإثنين 3 نوفمبر، الساعة 18:50:00، 2014
• معلومات: الوقت المنقضي: 00:00:29
• معلومات: إجمالي وقت وحدة المعالجة المركزية (على جميع المعالجات): 00:00:13

ميزة حقن الخطأ المستهدف

ملحوظة

يقوم مصحح أخطاء حقن الأخطاء بحقن الأخطاء في FPGA بشكل عشوائي. ومع ذلك، تتيح لك ميزة حقن الأخطاء المستهدفة إمكانية حقن الأخطاء في المواقع المستهدفة في CRAM. قد تكون هذه العملية مفيدة، على سبيل المثالample، إذا لاحظت حدث SEU وترغب في اختبار FPGA أو استجابة النظام لنفس الحدث بعد تعديل استراتيجية الاسترداد. تتوفر ميزة حقن الأخطاء المستهدفة فقط من واجهة سطر الأوامر. يمكنك تحديد أنه يتم إدخال الأخطاء من سطر الأوامر أو في الوضع الفوري. معلومات ذات صله

ان 539: منهجية الاختبار أو اكتشاف الأخطاء والاسترداد باستخدام CRC في أجهزة Intel FPGA

تحديد قائمة الأخطاء من سطر الأوامر

تتيح لك ميزة حقن الأخطاء المستهدفة تحديد قائمة الأخطاء من سطر الأوامر، كما هو موضح في المثال التاليample: c:\Users\sng> quartus_fid -c 1 – i “@1= svgx.sof#i ” -n 2 -user=”@1= 0x2274 0x05EF 0x2264 0x0500″ حيث: يشير c 1 إلى أنه يتم التحكم في FPGA بواسطة الكابل الأول على جهاز الكمبيوتر الخاص بك. يشير "@1= six.sof#i" إلى أن الجهاز الأول في السلسلة تم تحميله بالكائن file svgx.sof وسيتم حقنه بالأخطاء. يشير n 2 إلى أنه سيتم حقن خطأين. user=”@1= 0x2274 0x05EF 0x2264 0x0500” عبارة عن قائمة محددة من قبل المستخدم بالأخطاء التي سيتم إدخالها. في هذا السابقample، الجهاز 1 به خطأان: في الإطار 0x2274، بت 0x05EF وفي الإطار 0x2264، بت 0x0500.

تحديد قائمة الأخطاء من الوضع الفوري

يمكنك تشغيل ميزة حقن الأخطاء المستهدفة بشكل تفاعلي من خلال تحديد عدد الأخطاء ليكون 0 (-n 0). يقدم مصحح خطأ حقن الأخطاء أوامر الوضع السريع وأوصافها.

أمر الوضع الفوري	وصف
F	حقن خطأ
E	اقرأ السجلات الطبية الإلكترونية
S	أخطاء فرك
Q	يترك

في الوضع السريع، يمكنك إصدار الأمر F وحده لإدخال خطأ واحد في موقع عشوائي في الجهاز. في السابق التاليampعند استخدام الأمر F في الوضع السريع، يتم إدخال ثلاثة أخطاء. واو #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC +

• الخطأ 1 - خطأ بت واحد في الإطار 0x12، البت 0x34
• الخطأ 2 - خطأ غير قابل للتصحيح في الإطار 0x56، البت 0x78 (تشير * إلى خطأ متعدد البتات)
• الخطأ 3 - خطأ مزدوج مجاور في الإطار 0x9A، البت 0xBC (يشير + إلى خطأ مزدوج البت)

F 0x12 0x34 0x56 0x78 * يتم إدخال خطأ واحد (افتراضي): الخطأ 1 - خطأ بت واحد في الإطار 0x12، البت 0x34. يتم تجاهل المواقع بعد موقع الإطار/البت الأول. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC + 0xDE 0x00

يتم إدخال ثلاثة أخطاء:

• الخطأ 1 - خطأ بت واحد في الإطار 0x12، البت 0x34
• الخطأ 2 - خطأ غير قابل للتصحيح في الإطار 0x56، البت 0x78
• خطأ 3 - خطأ مزدوج مجاور في الإطار 0x9A، البت 0xBC
• يتم تجاهل المواقع بعد أول 3 أزواج من الإطارات/البتات

تحديد مواقع بت CRAM

ملحوظة: 

عندما يكتشف مصحح أخطاء حقن الخطأ خطأ CRAM EDCRC، يحتوي سجل رسائل الخطأ (EMR) على المتلازمة ورقم الإطار وموقع البت ونوع الخطأ (مفرد أو مزدوج أو متعدد البت) لخطأ CRAM المكتشف. أثناء اختبار النظام، احفظ محتويات السجلات الطبية الإلكترونية (EMR) التي أبلغ عنها مصحح أخطاء حقن الأخطاء عندما تكتشف خطأ EDCRC. باستخدام محتويات السجلات الطبية الإلكترونية المسجلة، يمكنك توفير أرقام الإطار والبت إلى مصحح أخطاء حقن الأخطاء لإعادة تشغيل الأخطاء التي تمت ملاحظتها أثناء اختبار النظام، لمزيد من التصميم وتحديد استجابة استرداد النظام لهذا الخطأ.

معلومات ذات صلة
AN 539: منهجية الاختبار أو اكتشاف الأخطاء واستعادتها باستخدام CRC في أجهزة Intel FPGA

خيارات سطر الأوامر المتقدمة: مناطق ASD ووزن نوع الخطأ

يمكنك استخدام واجهة سطر الأوامر Fault حقن Debugger لإدخال الأخطاء في مناطق ASD ووزن أنواع الأخطاء. أولاً، يمكنك تحديد مزيج أنواع الأخطاء (بت مفردة، ومزدوجة متجاورة، ومتعددة البتات غير قابلة للتصحيح) باستخدام الوزن . . خيار. على سبيل المثالample، بالنسبة لمزيج من 50% من الأخطاء الفردية، و30% من الأخطاء المزدوجة المتجاورة، و20% من الأخطاء غير القابلة للتصحيح متعددة البتات، استخدم الخيار -weight=50.30.20. بعد ذلك، لاستهداف منطقة ASD، استخدم الخيار -smh لتضمين SMH file وتشير إلى منطقة ASD لاستهدافها. على سبيل المثالampلو: $ quartus_fid –cable=USB-BlasterII –index “@1=svgx.sof#pi” –weight=100.0.0 –smh=”@1=svgx.smh#2″ –number=30

هذا السابقampالأمر le:

• برمجة الجهاز وحقن الاعطال (pi string)
• حقن 100% أخطاء أحادية البت (100.0.0)
• يتم الإدخال فقط في ASD_REGION 2 (المشار إليه بالرقم 2)
• يحقن 30 خطأ

أرشيف دليل المستخدم الأساسي لحقن الخطأ في IP

نسخة IP الأساسية	دليل المستخدم
18.0	دليل المستخدم الأساسي لحقن الأخطاء Intel FPGA IP
17.1	دليل المستخدم الأساسي لحقن خطأ Intel FPGA IP
16.1	دليل المستخدم الأساسي لحقن خطأ Altera IP
15.1	دليل المستخدم الأساسي لحقن خطأ Altera IP

إذا لم يكن إصدار IP الأساسي مدرجًا ، فسيتم تطبيق دليل المستخدم الخاص بإصدار IP الأساسي السابق.

سجل مراجعة المستند لدليل المستخدم الأساسي لحقن الأخطاء في IP

نسخة الوثيقة	إصدار Intel Quartus Prime	التغييرات
2019.07.09	18.1	تم تحديث وصف دبوس IP لحقن الخطأ موضوع لتوضيح إشارات إعادة الضبط، وخطأ_الخطأ، وخطأ_الخطأ.
2018.05.16	18.0	• تمت إضافة المواضيع التالية من كتيب Intel Quartus Prime Pro Edition: —   تحديد مناطق حقن الخطأ والمواضيع الفرعية. —   استخدام مصحح أخطاء الحقن والمواضيع الفرعية. —   واجهة سطر الأوامر والمواضيع الفرعية. • تمت إعادة تسمية نواة IP لحقن الأخطاء من Intel FPGA إلى Fault حقن Intel FPGA IP.

تاريخ	إصدار	التغييرات
2017.11.06	17.1	• تم تغيير علامتها التجارية لتصبح Intel. • تمت إضافة دعم جهاز Intel Cyclone 10 GX.
2016.10.31	16.1	تحديث دعم الجهاز.
2015.12.15	15.1	• تم تغيير برنامج Quartus II إلى برنامج Quartus Prime. • وصلة ذات صلة ذات مرجعية ذاتية ثابتة.
2015.05.04	15.0	الإصدار الأولي.

 

المستندات / الموارد

إنتل UG-01173 خطأ حقن FPGA IP كور [بي دي اف] دليل المستخدم UG-01173 حقنة خطأ FPGA IP Core، UG-01173، حقنة خطأ FPGA IP Core، حقن c، حقن FPGA IP Core

مراجع

• دليل المستخدم