Интерфейси за външна памет Intel Stratix 10 FPGA IP Design Example

Дизайн Прample Ръководство за бърз старт за интерфейси за външна памет Intel® Stratix® 10 FPGA IP

Нов интерфейс и по-автоматизиран дизайн, напрample flow е наличен за интерфейси на външна памет Intel® Stratix® 10. Бившиятample Разделът Designs в редактора на параметри ви позволява да укажете създаването на синтез и симулация file набори, които можете да използвате за валидиране на вашия EMIF IP. Можете да генерирате example дизайн специално за комплект за разработка на Intel FPGA или за всеки EMIF IP, който генерирате.

Фигура 1. Общ дизайн Прample Работни потоци

Фигура 2. Генериране на EMIF ExampLe Design с комплект за разработка Intel Stratix 10

Създаване на EMIF проект

За софтуера Intel Quartus® Prime версия 17.1 и по-нова, трябва да създадете проект на Intel Quartus Prime, преди да генерирате EMIF IP и дизайн exampле.

1. Стартирайте софтуера Intel Quartus Prime и изберете File ➤ Съветник за нов проект. Щракнете Напред.
2. Посочете директория и nme за проекта, който искате да създадете. Щракнете Напред.
3. Проверете дали е избран Празен проект. Щракнете Напред два пъти.
4. Под Филтър за име въведете номера на частта на устройството.
5. Под Налични устройства изберете подходящото устройство.
6. Щракнете върху Готово.

Генериране и конфигуриране на EMIF IP

Следващите стъпки илюстрират как да генерирате и конфигурирате EMIF IP. Това ръководство създава DDR4 интерфейс, но стъпките са подобни за други протоколи.

1. В прозореца IP каталог изберете Intel Stratix 10 External Memory Interfaces. (Ако прозорецът на IP каталога не се вижда, изберете View ➤ Помощни Windows ➤ IP каталог.)
2. В редактора на IP параметри предоставете име на обект за EMIF IP (името, което предоставяте тук, става file име за IP) и задайте директория. Щракнете върху Създаване.
3. Редакторът на параметри има множество раздели, където трябва да конфигурирате параметри, за да отразяват вашето внедряване на EMIF:

Указания за редактор на параметри на Intel Stratix 10 EMIF

Таблица 1. Указания за редактор на EMIF параметри

Раздел Редактор на параметри	Насоки
генерал	Уверете се, че следните параметри са въведени правилно: • Степента на скоростта на устройството. • Тактовата честота на паметта. • PLL референтната тактова честота.
памет	• Вижте информационния лист за вашето устройство с памет, за да въведете параметрите на памет раздел. • Трябва също така да въведете конкретно местоположение за щифта ALERT#. (Отнася се само за DDR4 протокол за памет.)
Мем I/O	• За първоначални проучвания на проекта можете да използвате настройките по подразбиране на Mem I/O раздел. • За разширено валидиране на дизайна трябва да извършите симулация на платка, за да извлечете оптимални настройки за терминиране.
FPGA I/O	• За първоначални проучвания на проекта можете да използвате настройките по подразбиране на FPGA I/O раздел. • За усъвършенствано валидиране на дизайна трябва да извършите симулация на платка със свързани IBIS модели, за да изберете подходящи I/O стандарти.
Mem Timing	• За първоначални проучвания на проекта можете да използвате настройките по подразбиране на Mem Timing раздел. • За усъвършенствано валидиране на дизайна трябва да въведете параметри в съответствие с информационния лист на устройството с памет.
дъска	• За първоначални проучвания на проекта можете да използвате настройките по подразбиране на дъска раздел. • За усъвършенствано валидиране на дизайна и точно време на затваряне, трябва да извършите симулация на платка, за да извлечете точна информация за междусимволна интерференция (ISI)/кръстосано смущаване и информация за изкривяване на платката и пакета и да я въведете в дъска раздел.
Контролер	Задайте параметрите на контролера според желаната конфигурация и поведение на вашия контролер на паметта.
Диагностика	Можете да използвате параметрите на Диагностика за помощ при тестване и отстраняване на грешки в интерфейса на вашата памет.
Example Designs	The Example Designs раздела ви позволява да генерирате дизайн напрampфайлове за синтез и за симулация. Генерираният дизайн напрample е пълна EMIF система, състояща се от EMIF IP и драйвер, който генерира произволен трафик за валидиране на интерфейса на паметта.

За подробна информация относно отделните параметри вижте съответната глава за вашия протокол за памет в Ръководството на потребителя за IP интерфейси на външна памет Intel Stratix 10.

Генериране на синтезируем EMIF дизайн Прample

За комплекта за разработка на Intel Stratix 10 е достатъчно да оставите повечето от настройките на Intel Stratix 10 EMIF IP на техните стойности по подразбиране. За генериране на синтезируем дизайн напрample, изпълнете следните стъпки:

1. В раздела Diagnostics активирайте EMIF Debug Toolkit/On-Chip Debug Port и In-System-Sources-and-Probes, за да осигурите достъп до наличните функции за отстраняване на грешки.
2. На ексample Дизайни, уверете се, че полето Синтез е отметнато.
3. Конфигурирайте EMIF IP и щракнете върху Generate Example Дизайн в горния десен ъгъл на прозореца.
4. Посочете директория за дизайна на EMIF напрample и щракнете върху OK. Успешно генериране на EMIF дизайн прample създава следното fileзададен в директория qii.

Фигура 3. Генериран синтезируем дизайн Прample File Структура

Забележка: Ако не поставите отметка в квадратчето Simulation или Synthesis, целевата директория ще съдържа дизайн на Platform Designer files, които не могат да бъдат компилирани директно от софтуера Intel Quartus Prime, но могат viewредактиран или редактиран от дизайнера на платформата. В тази ситуация можете да изпълните следните команди за генериране на синтез и симулация file комплекти.

• За да създадете компилируем проект, трябва да изпълните скрипта quartus_sh -t make_qii_design.tcl в целевата директория.
• За да създадете симулационен проект, трябва да изпълните скрипта quartus_sh -t make_sim_design.tcl в целевата директория.

Свързана информация

• Синтез Прample Дизайн на страница 19
• Описания на IP параметрите на Intel Stratix 10 EMIF за DDR3
• Описания на IP параметрите на Intel Stratix 10 EMIF за DDR4
• Описания на IP параметрите на Intel Stratix 10 EMIF за QDRII/II+/Xtreme
• Описания на IP параметрите на Intel Stratix 10 EMIF за QDR-IV
• Описания на IP параметрите на Intel Stratix 10 EMIF за RLDRAM 3

Генериране на EMIF Design Example за симулация
За комплекта за разработка на Intel Stratix 10 е достатъчно да оставите повечето от настройките на Intel Stratix 10 EMIF IP на техните стойности по подразбиране. За генериране на дизайна напрample за
симулация, изпълнете следните стъпки:

1. В раздела Диагностика можете да избирате между два режима на калибриране: Пропускане на калибриране и Пълно калибриране. (За подробности относно тези режими вижте Simulation Versus Hardware Implementation, по-нататък в тази глава.) За да намалите времето за симулация, изберете Abstract PHY за бърза симулация.
2. На ексample Дизайни, уверете се, че полето Симулация е отметнато. Също така изберете необходимия HDL формат за симулация, Verilog или VHDL.
3. Конфигурирайте EMIF IP и щракнете върху Generate Example Дизайн в горния десен ъгъл на прозореца.
4. Посочете директория за дизайна на EMIF напрample и щракнете върху OK.

Успешно генериране на EMIF дизайн напрample създава множество file комплекти за различни поддържани симулатори в директория sim/ed_sim.

Фигура 4. Генериран дизайн на симулация Прample File Структура

Забележка: Ако не поставите отметка в квадратчето Simulation или Synthesis, целевата директория ще съдържа дизайн на Platform Designer files, които не могат да бъдат компилирани директно от софтуера Intel Quartus Prime, но могат viewредактиран или редактиран от дизайнера на платформата. В тази ситуация можете да изпълните следните команди за генериране на синтез и симулация file комплекти.

• За да създадете компилируем проект, трябва да изпълните скрипта quartus_sh -t make_qii_design.tcl в целевата директория.
• За да създадете симулационен проект, трябва да изпълните скрипта quartus_sh -t make_sim_design.tcl в целевата директория.

Свързана информация
• Симулация Прample Дизайн на
• Intel Stratix 10 EMIF IP – Симулиране на IP памет
• Симулация срещу хардуерна реализация на

Симулация срещу хардуерно внедряване
За симулация на интерфейс на външна памет можете да изберете или пропускане на калибриране, или пълно калибриране в раздела Диагностика по време на генериране на IP.
EMIF симулационни модели
Тази таблица сравнява характеристиките на моделите с прескачащо калибриране и пълно калибриране.

Таблица 2. EMIF симулационни модели: Пропускане на калибриране срещу пълно калибриране

Пропускане на калибриране	Пълно калибриране
Симулация на системно ниво, фокусирана върху потребителската логика.	Симулация на интерфейс на паметта, фокусирана върху калибрирането.
Подробностите за калибрирането не се записват.	Улавя всички stages на калибриране.
Има възможност за съхраняване и извличане на данни.	Включва нивелиране, изкривяване по бит и др.
Представлява точна ефективност.
Не отчита изкривяването на дъската.

RTL симулация срещу хардуерно внедряване

Тази таблица подчертава основните разлики между EMIF симулацията и хардуерното внедряване.

Таблица 3. EMIF RTL симулация спрямо хардуерно внедряване

RTL симулация	Хардуерна реализация
Кодът за инициализация и калибриране на Nios® се изпълняват паралелно.	Кодът за инициализация и калибриране на Nios се изпълняват последователно.
Интерфейсите заявяват cal_done сигнален сигнал едновременно в симулация.	Операциите на монтьора определят реда на калибриране и интерфейсите не потвърждават cal_done едновременно.

Трябва да стартирате RTL симулации въз основа на модели на трафик за приложението на вашия дизайн. Обърнете внимание, че RTL симулацията не моделира закъсненията в следите на PCB, което може да причини несъответствие в латентността между RTL симулацията и хардуерното внедряване.

Симулиране на IP интерфейс на външна памет с ModelSim

Тази процедура показва как да се симулира дизайнът на EMIF напрampле.

1. Стартирайте софтуера Mentor Graphics* ModelSim и изберете File ➤ Промяна на директорията. Придвижете се до директорията sim/ed_sim/mentor в рамките на генерирания дизайн напрample папка.
2. Проверете дали прозорецът за препис се показва в долната част на екрана. Ако прозорецът за препис не се вижда, покажете го, като щракнете View ➤ Препис.
3. В прозореца на преписа изпълнете източника msim_setup.tcl.
4. След като изходният файл msim_setup.tcl приключи, стартирайте ld_debug в прозореца на преписа.
5. След като ld_debug приключи, проверете дали прозорецът Обекти е показан. Ако прозорецът Обекти не се вижда, покажете го, като щракнете View ➤ Обекти.
6. В прозореца Обекти изберете сигналите, които искате да симулирате, като щракнете с десния бутон и изберете Добавяне на вълна.
7. След като приключите с избирането на сигналите за симулация, изпълнете run -all в прозореца VTranscript. Симулацията работи, докато не приключи.
8. Ако симулацията не се вижда, щракнете View ➤ Вълна.

Свързана информация
Intel Stratix 10 EMIF IP – Симулиращ IP памет

Поставяне на щифта за Intel Stratix 10 EMIF IP

Тази тема предоставя насоки за поставяне на щифтове.

крайview

Intel Stratix 10 FPGA имат следната структура:

• Всяко устройство съдържа между 2 и 3 I/O колони.
• Всяка I/O колона съдържа до 12 I/O банки.
• Всяка I/O банка съдържа 4 ленти.
• Всяка лента съдържа 12 I/O пина с общо предназначение (GPIO).

Общи насоки за ПИН
Следните точки предоставят общи указания за пиновете:

• Уверете се, че щифтовете за даден интерфейс на външна памет се намират в една I/O колона.
• Интерфейсите, които обхващат няколко банки, трябва да отговарят на следните изисквания:
  • Банките трябва да са съседни една на друга. За информация относно съседни банки вижте IP потребителското ръководство за интерфейси на външна памет Intel Stratix 10.
  • Банката за адреси и команди трябва да се намира в централна банка, за да се сведе до минимум забавянето. Ако интерфейсът на паметта използва четен брой банки, банката за адреси и команди може да се намира във всяка от двете централни банки.
• Неизползваните щифтове могат да се използват като I/O щифтове с общо предназначение.
• Всички адреси и команди и свързаните пинове трябва да се намират в една банка.
• Пинове за адреси и команди и данни могат да споделят банка при следните условия:
  • Пинове за адреси и команди и данни не могат да споделят I/O лента.
  • Само неизползвана I/O лента в адресната и командната банка може да се използва за пинове за данни.

Таблица 4. Общи ограничения на ПИН

Тип сигнал	Ограничение
Data Strobe	Всички сигнали, принадлежащи към DQ група, трябва да се намират в една и съща I/O лента.
данни	Свързаните DQ пинове трябва да се намират в една и съща I/O лента. За протоколи, които не поддържат двупосочни линии за данни, сигналите за четене трябва да се групират отделно от сигналите за запис.
Адрес и команда	Пинове за адреси и команди трябва да се намират на предварително определени места в I/O банка.

Съседни банки

За да се считат банките за съседни, те трябва да се намират в една и съща I/O колона. За да определите дали банките са съседни, вижте Местоположението на модулните I/O банки и броя на пинове в раздела Stratix 10 Devices, намиращ се в Stratix 10 General Purpose I /О
Ръководство за потребителя.

Когато се позовавате на таблици в Ръководството на потребителя за I/O с общо предназначение Stratix 10, е безопасно да се приеме, че всички показани банки са съседни, освен ако не присъства символ „–“; символ „–“ показва, че банката не е обвързана за пакета.
Присвояване на пин

За да определите местоположенията за всички EMIF I/O пинове, трябва да направите справка в таблицата с щифтове за вашето устройство. При препратка към таблицата с щифтове се предоставят банковите номера, индексите на I/O банките и имената на пиновете. Можете да намерите индексите на щифтовете за адресни и командни щифтове в таблицата със схеми на Stratix 10, разположена на Intel FPGA webсайт. Можете да извършвате присвояване на щифтове по различни начини. Препоръчителният подход е ръчно да ограничите някои интерфейсни сигнали и да оставите Intel Quartus Prime Fitter да се справи с останалите. Този метод се състои в справка с пин таблиците, за да се намерят правни позиции за някои от интерфейсните щифтове и присвояването им чрез .qsf file който се генерира с EMIF дизайна напрampле. За този метод на I/O разполагане трябва да ограничите следните сигнали:

• CK0
• Един DQS щифт на група
• PLL референтен часовник
• RZQ

Въз основа на горните ограничения, Intel Quartus Prime Fitter завърта щифтове във всяка лента, ако е необходимо. Следващата фигура илюстрира примерampфайл с назначения на щифтове за DDR3 x72 интерфейс със следните селекции:

• Адресът и командният щифт се поставят в банка 2M и изискват 3 ленти.
  • CK0 е ограничен до пин 8 в банка 2M.
  • Пинове за референтен часовник на PLL са ограничени до пинове 24 и 25 в банка 2M.
  • RZQ е ограничен до пин 26 в банка 2M.
• Данните се поставят в банки 2N, 2M и 2L и изискват 9 ленти.
  • DQS групи 1-4 се поставят в банка 2N.
  • DQS група 0 се поставя в банка 2M.
  • DQS групи 5-8 се поставят в банка 2L.

Фигура 5. Присвояване на щифтове Прample: DDR3 x73 интерфейс

В този бившample, за да ограничите CK0 до пин 8 в банка 2M, трябва да добавите следния ред към .qsf file, въз основа на подходящата таблица с щифтове:

Форматът на горното присвояване на щифтове може да се приложи към всички щифтове:

Свързана информация

• Модулни I/O банки в устройства Intel Stratix 10
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP за DDR4
• Intel Stratix 10 EMIF IP за QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP за QDR-IV
• Intel Stratix 10 EMIF IP за RLDRAM 3

Компилиране и програмиране на Intel Stratix 10 EMIF Design Example

След като сте направили необходимите присвоявания на щифтове в .qsf file, можете да компилирате дизайна напрampв софтуера Intel Quartus Prime.

1. Придвижете се до папката Intel Quartus Prime, съдържаща дизайна example директория.
2. Отворете проекта Intel Quartus Prime file, (.qpf).
3. За да започнете компилация, щракнете върху Обработка ➤ Старт на компилация. Успешното завършване на компилацията генерира .sof file, което позволява на дизайна да работи на хардуер.
4. За да програмирате вашето устройство с компилирания дизайн, отворете програматора, като щракнете върху Инструменти ➤ Програматор.
5. В програмата щракнете върху Автоматично откриване, за да откриете поддържаните устройства.
6. Изберете устройството Intel Stratix 10 и след това изберете Промяна File.
7. Отидете до генерирания ed_synth.sof file и изберете Отваряне.
8. Щракнете върху Старт, за да започнете да програмирате устройството Intel Stratix 10. Когато устройството е успешно програмирано, лентата за напредък в горния десен ъгъл на прозореца трябва да показва 100% (успешно).

Отстраняване на грешки в Intel Stratix 10 EMIF Design Example
EMIF Debug Toolkit е наличен за подпомагане на отстраняването на грешки в дизайна на външния интерфейс на паметта. Инструментариумът ви позволява да показвате полета за четене и запис и да генерирате очни диаграми. След като сте програмирали комплекта за разработка Intel Stratix 10, можете да проверите работата му с помощта на EMIF Debug Toolkit.

1. За да стартирате EMIF Debug Toolkit, отворете Tools ➤ System Debugging Toolkit ➤ External Memory Interface Toolkit.
2. Щракнете върху Инициализиране на връзките.
3. Щракнете върху Свързване на проекта към устройство. Появява се прозорец; проверете дали е избрано правилното устройство и че правилният .sof file е избрано.
4. Щракнете върху Създаване на връзка с интерфейс на паметта. Приемете настройките по подразбиране, като щракнете върху OK.

Комплектът за разработка Intel Stratix 10 вече е настроен да работи с EMIF Debug Toolkit и можете да генерирате всеки от следните отчети, като щракнете двукратно върху съответната опция:

• Повторете калибрирането. Създава отчет за калибриране, обобщаващ състоянието на калибриране за DQ/DQS група заедно с маржовете за всеки DQ/DQS щифт.
• Маржиниране на водача. Създава отчет, обобщаващ полетата за четене и запис на I/O щифт. Това се различава от границата на калибриране, тъй като границата на драйвера се улавя по време на трафик в потребителски режим, а не по време на калибриране
• Генериране на очна диаграма. Генерира очни диаграми за четене и запис за всеки DQ щифт въз основа на модели на данни за калибриране.
• Прекратяване на калибриране. Измива различни стойности за прекратяване и отчита маржовете, които предоставя всяка стойност при прекратяване. Използвайте тази функция, за да изберете оптималния край за интерфейса на паметта.

Свързана информация
Intel Stratix 10 EMIF IP отстраняване на грешки

Дизайн Прample Описание за интерфейси за външна памет Intel Stratix 10 FPGA IP

Когато параметризирате и генерирате своя EMIF IP, можете да укажете системата да създава директории за симулация и синтез file комплекти и генерирайте file задава автоматично. Ако изберете Simulation или Synthesis под Example Дизайн Files на Example Дизайни, системата създава пълна симулация file набор или пълен синтез file набор, в съответствие с вашия избор.

Синтез Прample Дизайн

Синтезът прampдизайнът на файла съдържа основните блокове, показани на фигурата по-долу.

• Генератор на трафик, който е синтезируем Avalon®-MM example драйвер, който прилага псевдослучаен модел на четене и запис на параметризиран брой адреси. Генераторът на трафик също така следи данните, прочетени от паметта, за да се увери, че съвпадат с записаните данни и потвърждава грешка в противен случай.
• Екземпляр на интерфейса на паметта, който включва:
  • Контролер на паметта, който модерира между интерфейса Avalon-MM и интерфейса AFI.
  • PHY, който служи като интерфейс между контролера на паметта и устройствата с външна памет за извършване на операции за четене и запис.

Фигура 6. Синтез Прample Дизайн

Ако използвате функцията Ping Pong PHY, синтезът на прampДизайнът на файла включва два генератора на трафик, които подават команди към две независими устройства с памет чрез два независими контролера и общ PHY, както е показано на следващата фигура.

Фигура 7. Синтез Прampдизайн за пинг-понг PHY

Ако използвате RLDRAM 3, генераторът на трафик в синтеза напрample design комуникира директно с PHY чрез AFI, както е показано на следващата фигура.

Фигура 8. Синтез Прample Дизайн за RLDRAM 3 интерфейси

Забележка: Ако един или повече от параметрите PLL Sharing Mode, DLL Sharing Mode или OCT Sharing Mode са зададени на която и да е стойност, различна от No Sharing, синтезът exampДизайнът на файла ще съдържа два екземпляра на интерфейс генератор/памет. Двата екземпляра на интерфейс генератор/памет са свързани само чрез споделени PLL/DLL/OCT връзки, както е определено от настройките на параметрите. Екземплярите на генератор на трафик/интерфейс на паметта демонстрират как можете да направите такива връзки във вашите собствени проекти.
Забележка: Поток на синтез на трета страна, както е описано в ръководството за потребителя на Intel Quartus Prime Standard Edition: Синтезът на трета страна не е поддържан поток за EMIF IP.
Свързана информация
Генериране на синтезируем EMIF дизайн Прample on

Симулация Прample Дизайн
Симулацията прampдизайнът на файла съдържа основните блокове, показани на следващата фигура.

• Един екземпляр от синтеза прample дизайн. Както е описано в предишния раздел, синтезът exampДизайнът на файла съдържа генератор на трафик и екземпляр на интерфейса на паметта. Тези блокове по подразбиране са абстрактни симулационни модели, където е подходящо за бърза симулация.
• Модел на паметта, който действа като общ модел, който се придържа към спецификациите на протокола за памет. Често доставчиците на памет предоставят симулационни модели за техните специфични компоненти на паметта, които можете да изтеглите от тях webсайтове.
• Проверка на състоянието, която следи сигналите за състояние от IP интерфейса на външната памет и генератора на трафик, за да сигнализира за цялостно преминаване или неуспех.

Фигура 9. Симулация Прample Дизайн

Ако използвате функцията Ping Pong PHY, симулацията напрampДизайнът на файла включва два генератора на трафик, които подават команди към две независими устройства с памет чрез два независими контролера и общ PHY, както е показано на следващата фигура.

Фигура 10. Симулация Прampдизайн за пинг-понг PHY

Ако използвате RLDRAM 3, генераторът на трафик в симулацията напрample design комуникира директно с PHY чрез AFI, както е показано на следващата фигура.

Фигура 11. Симулация Прample Дизайн за RLDRAM 3 интерфейси

Свързана информация
Генериране на EMIF Design Example за включена симулация

Example Designs Interface Tab
Редакторът на параметри включва Example Дизайни раздел, който ви позволява да параметризирате и генерирате вашия example designs.l
Наличен Прample Designs Раздел
Падащото меню Избор на дизайн ви позволява да изберете желания примерample дизайн. Понастоящем EMIF Example Design е единственият наличен избор и е избран по подразбиране.

История на ревизиите на документа за интерфейси на външна памет Intel Stratix 10 FPGA IP Design Example Ръководство за потребителя

Версия на документа	Intel Quartus Prime версия	Промени
2021.03.29	21.1	• В Example Design Quick Start глава, премахнати препратки към симулатора NCSim*.
2018.09.24	18.1	• Актуализирани цифри в Генериране на синтезируем EMIF дизайн Прample и Генериране на EMIF Design Example за симулация теми.
2018.05.07	18.0	• Променено заглавие на документ от Intel Stratix 10 Външни интерфейси за памет IP Design Example Ръководство за потребителя към Интерфейси за външна памет Intel Stratix 10 FPGA IP Design Example Ръководство за потребителя. • Коригирани точки в крайview раздел на Поставяне на щифта за Intel Stratix 10 EMIF IP тема.

Дата	Версия	Промени
ноември 2017 г	2017.11.06	Първоначално издание.

Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel Corporation или нейните филиали. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги. *Други имена и марки могат да бъдат заявени като собственост на други.

Документи / Ресурси

Интерфейси за външна памет на intel Intel Stratix 10 FPGA IP Design Example [pdf] Ръководство за потребителя Интерфейси за външна памет Intel Stratix 10 FPGA IP Design Example, външен, интерфейси на паметта Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP дизайн Прample

Референции

• Ръководство за потребителя