intel UG-20118 Interfaces Mémori éksternal Arria 10 FPGA IP Desain Example

Desain Example Gancang Mimitian Guide pikeun Interfaces Mémori éksternal Intel® Arria® 10 FPGA IP

Antarbeungeut anyar sareng desain anu langkung otomatis exampaliran le sadia pikeun Intel® Arria® 10 interfaces memori éksternal.
Examptab Desain dina editor parameter ngidinan Anjeun pikeun nangtukeun kreasi sintésis jeung simulasi file set nu bisa Anjeun pake pikeun sangkan méré konfirmasi IP EMIF Anjeun.
Anjeun tiasa ngahasilkeun exampdesain husus pikeun kit ngembangkeun Intel FPGA, atawa pikeun sagala IP EMIF nu dihasilkeun.

Gambar 1. Desain Umum Example Workflows

Desain Example

Gambar 2. Ngahasilkeun EMIF Example Desain Kalawan Intel Arria 10 Development Kit

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktorna kana spésifikasi ayeuna saluyu sareng jaminan standar Intel tapi ngagaduhan hak pikeun ngarobih produk sareng jasa naon waé iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa.

• Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.

Nyiptakeun Proyék EMIF

Pikeun parangkat lunak Intel Quartus® Prime versi 17.1 sareng engké, anjeun kedah nyiptakeun proyék Intel Quartus Prime sateuacan ngahasilkeun IP EMIF sareng desain ex.ample.

1. Jalankeun parangkat lunak Intel Quartus Prime sareng pilih File ➤ Wizard Proyék Anyar. Klik Next.
2. Sebutkeun diréktori sareng nami pikeun proyék anu anjeun hoyong jieun. Klik Next.
3. Pariksa yén Proyék Kosong dipilih. Pencét salajengna dua kali.
4. Dina saringan Ngaran, ketik nomer bagian alat.
5. Dina Alat nu sadia, pilih alat nu cocog.
6. Klik Rengse.

Ngahasilkeun sareng ngonpigurasikeun IP EMIF

Léngkah-léngkah ieu nunjukkeun kumaha cara ngahasilkeun sareng ngonpigurasikeun IP EMIF. Léngkahna sami henteu paduli protokol mémori anu anjeun targétkeun.

1. Dina jandéla IP Katalog, pilih Intel Arria 10 Interfaces Mémori éksternal. (Upami jandela Katalog IP henteu katingali, pilih View ➤ Windows Utiliti ➤ Katalog IP.)
2. Dina Editor Parameter IP, masihan nami éntitas pikeun IP EMIF (nami anu anjeun bikeun di dieu janten file ngaran pikeun IP) jeung nangtukeun hiji diréktori. Klik Jieun.
3. Editor parameter gaduh sababaraha tab dimana anjeun kedah ngonpigurasikeun parameter pikeun ngagambarkeun palaksanaan EMIF anjeun:

Intel Arria 10 EMIF Parameter Editor Pedoman

meja 1. EMIF Parameter Editor Pedoman

Parameter Editor Tab	Pituduh
Umum	Pastikeun yén parameter di handap ieu diasupkeun leres: • The speed kelas pikeun alat. • Frékuénsi jam mémori. • The PLL frékuénsi jam rujukan.
Mémori	• Tingal lembar data pikeun alat mémori anjeun pikeun ngasupkeun parameter dina Mémori tab. • Anjeun oge kudu ngasupkeun lokasi husus pikeun PIN ALERT#. (Larapkeun pikeun protokol mémori DDR4 wungkul.)
Mem Abdi / O	• Pikeun investigations proyék awal, Anjeun bisa make setelan standar dina Mem I/O tab. • Pikeun validasi design canggih, Anjeun kudu ngalakukeun simulasi dewan pikeun diturunkeun setelan terminasi optimal.
FPGA I/O	• Pikeun investigations proyék awal, Anjeun bisa make setelan standar dina FPGA I/O tab. • Pikeun validasi design canggih, Anjeun kudu ngalakukeun simulasi dewan jeung model IBIS pakait pikeun milih luyu I / standar O.
Mem Timing	• Pikeun investigations proyék awal, Anjeun bisa make setelan standar dina Mem Timing tab. • Pikeun validasi desain canggih, Anjeun kudu ngasupkeun parameter nurutkeun lembar data alat memori Anjeun.
Papan	• Pikeun investigations proyék awal, Anjeun bisa make setelan standar dina Papan tab. • Pikeun validasi design canggih tur panutupanana timing akurat, Anjeun kudu ngalakukeun simulasi dewan pikeun diturunkeun intersymbol interference akurat (ISI) / crosstalk jeung dewan jeung pakét informasi skew, sarta asupkeun eta dina Papan tab.
Controller	Nyetél parameter controller nurutkeun konfigurasi nu dipikahoyong tur kabiasaan pikeun controller memori Anjeun.
Diagnostik	Anjeun tiasa make parameter dina Diagnostik tab pikeun mantuan dina nguji sarta debugging panganteur memori Anjeun.
Example Desain	The Example Desain tab ngamungkinkeun anjeun ngahasilkeun desain examples pikeun sintésis jeung simulasi. Desain anu dihasilkeun example mangrupakeun sistem EMIF lengkep diwangun ku EMIF IP jeung supir nu dibangkitkeun lalulintas acak pikeun ngesahkeun panganteur memori.

Pikeun inpo wincik tentang parameter individu, tingal bab luyu pikeun protokol memori anjeun dina Intel Arria 10 External Memory Interfaces IP User Guide.

Ngahasilkeun Desain EMIF Synthesizable Example

Pikeun kit pamekaran Intel Arria 10, aya prasetél anu otomatis parameterisasi IP EMIF sareng ngahasilkeun pinout pikeun dewan khusus.

1. Pastikeun yén jandela Prasetél katingali. Upami jandela Prasetél henteu katingali, tingalikeun ku milih View ➤ Prasetél.
2. Dina jandéla prasetél, pilih prasetél kit pamekaran anu cocog sareng klik Larapkeun.
3. Konpigurasikeun IP EMIF teras klik Generate Example Desain di pojok katuhu luhur jandela.
4. Sebutkeun diréktori pikeun desain EMIF example jeung klik OK. Generasi suksés tina desain EMIF example nyiptakeun handap files handapeun diréktori Wii.

Gambar 3. Dihasilkeun Desain Synthesizable Example File Struktur

Catetan: Upami anjeun henteu milih kotak centang Simulasi atanapi Synthesis, diréktori tujuan bakal ngandung desain Platform Designer files, nu teu compilable ku software Intel Quartus Perdana langsung, tapi tiasa viewed atawa diédit dina Platform Designer. Dina kaayaan ieu, anjeun tiasa ngajalankeun paréntah di handap pikeun ngahasilkeun sintésis sareng simulasi file susunan.

• Pikeun nyieun proyék compilable, anjeun kudu ngajalankeun quartus_sh -t make_qii_design.tcl Aksara dina diréktori tujuan.
• Pikeun nyieun proyek simulasi, anjeun kudu ngajalankeun quartus_sh -t make_sim_design.tcl Aksara dina diréktori tujuan.
• The Pilih dewan pulldown dina bagian ieu manglaku ka ngembangkeun luyu kit pin assignments ka examprarancang.
• Setelan ieu ngan sadia sawaktos Anjeun ngaktipkeun kotak centang Synthesis dina Example Desain Filebagian s.
• Setélan ieu kedah cocog sareng kit pamekaran anu diterapkeun, atanapi pesen kasalahan muncul.
• Lamun nilai Euweuh mucunghul dina Pilih dewan pulldown, éta nunjukkeun yén selections parameter ayeuna teu cocog sagala konfigurasi kit ngembangkeun. Anjeun tiasa nerapkeun IP khusus kit pamekaran sareng setélan parameter anu aya hubunganana ku milih salah sahiji prasetél tina perpustakaan prasetél. Sawaktos Anjeun nerapkeun prasetél, IP ayeuna sareng setélan parameter séjén disetel pikeun cocog sareng prasetél nu dipilih. Upami anjeun hoyong nyimpen setelan anjeun ayeuna, anjeun kedah ngalakukeun kitu sateuacan anjeun milih prasetél. Upami anjeun milih prasetél tanpa nyimpen setélan sateuacana, anjeun tiasa nyimpen setélan prasetél énggal dina nami anu sanés
• Lamun hayang ngahasilkeun example design pikeun pamakéan dina dewan sorangan, set Pilih dewan mun Euweuh, ngahasilkeun exampdesain le, lajeng nambahkeun konstrain lokasi pin.

Émbaran patali

• Sintésis Example Desain dina kaca 17
• Intel Arria 10 EMIF IP Parameter Katerangan pikeun DDR3
• Intel Arria 10 EMIF IP Parameter Katerangan pikeun DDR4
• Intel Arria 10 EMIF IP Parameter Katerangan pikeun QDRII / II + / Xtreme
• Intel Arria 10 EMIF IP Parameter Katerangan pikeun QDR-IV
• Intel Arria 10 EMIF IP Parameter Katerangan pikeun RLDRAM 3
• Intel Arria 10 EMIF IP Parameter Katerangan pikeun LPDDR3

Ngahasilkeun Desain EMIF Example pikeun Simulasi

Pikeun kit pamekaran Intel Arria 10, aya prasetél anu otomatis parameterisasi IP EMIF sareng ngahasilkeun pinout pikeun dewan khusus.

1. Pastikeun yén jandela Prasetél katingali. Upami jandela Prasetél henteu katingali, tingalikeun ku milih View ➤ Prasetél.
2. Dina jandéla prasetél, pilih prasetél kit pamekaran anu cocog sareng klik Larapkeun.
3. Konpigurasikeun IP EMIF teras klik Generate Example Desain di pojok katuhu luhur jandela.
4. Sebutkeun diréktori pikeun desain EMIF example jeung klik OK.

Generasi suksés tina desain EMIF example nyiptakeun sababaraha file susunan pikeun sagala rupa simulators dirojong, handapeun hiji diréktori sim / ed_sim.
Gambar 4. Dihasilkeun Desain Simulasi Example File Struktur

Catetan: Upami anjeun henteu milih kotak centang Simulasi atanapi Synthesis, diréktori tujuan bakal ngandung desain Platform Designer files, nu teu compilable ku software Intel Quartus Perdana langsung, tapi tiasa viewed atawa diédit dina Platform Designer. Dina kaayaan ieu anjeun tiasa ngajalankeun paréntah di handap ieu pikeun ngahasilkeun sintésis sareng simulasi file susunan.

• Pikeun nyieun proyék compilable, anjeun kudu ngajalankeun quartus_sh -t make_qii_design.tcl Aksara dina diréktori tujuan.
• Pikeun nyieun proyek simulasi, anjeun kudu ngajalankeun quartus_sh -t make_sim_design.tcl Aksara dina diréktori tujuan.

Émbaran patali

• Simulasi Example Desain dina kaca 19
• Intel Arria 10 EMIF IP - Simulating Mémori IP

Simulasi Versus Palaksanaan Hardware

Pikeun simulasi panganteur memori éksternal, Anjeun bisa milih boh skip calibration atawa calibration pinuh dina tab Diagnostics salila generasi IP.
Models simulasi EMIF
Tabel ieu ngabandingkeun karakteristik kalibrasi skip sareng model kalibrasi pinuh.
meja 2. Modél simulasi EMIF: Skip Calibration versus Full Calibration

Skip Calibration	Kalibrasi pinuh
Simulasi tingkat sistem fokus kana logika pangguna.	simulasi panganteur memori fokus kana calibration.
Rincian kalibrasi henteu dicandak.	Nangkep sadayana stages tina kalibrasi.
dituluykeun…

Skip Calibration	Kalibrasi pinuh
Boga kamampuan pikeun nyimpen sareng nyandak data.	Ngawengku leveling, per-bit deskew, jsb.
Ngawakilan efisiensi akurat.
Teu nganggap papan skew.

RTL simulasi versus palaksanaan hardware
Tabél ieu nyorot bédana konci antara simulasi EMIF sareng palaksanaan hardware.
meja 3. EMIF RTL simulasi versus palaksanaan hardware

RTL simulasi	Palaksanaan hardware
Inisialisasi Nios® sareng kode kalibrasi ngajalankeun paralel.	Nios initialization na calibration kode ngaéksekusi sequentially.
Interfaces negeskeun sinyal sinyal cal_done sakaligus dina simulasi.	Operasi fitter nangtukeun urutan calibration, sarta interfaces teu negeskeun cal_done sakaligus.

Anjeun kedah ngajalankeun simulasi RTL dumasar kana pola lalu lintas pikeun aplikasi desain anjeun. Catet yén simulasi RTL henteu modél PCB ngalacak telat anu tiasa nyababkeun bédana dina latency antara simulasi RTL sareng palaksanaan hardware.

Simulating éksternal Mémori Interface IP Jeung ModelSim

Prosedur ieu nembongkeun kumaha carana simulate ex design EMIFample.

1. Ngajalankeun software Mentor Graphics * ModelSim tur pilih File ➤ Robah Diréktori. Napigasi ka diréktori sim / ed_sim / mentor dina ex design dihasilkeunampéta folder.
2. Pastikeun yén jandela Transkrip dipintonkeun di bagean handap layar. Upami jandela Transkrip henteu katingali, tingalikeun ku ngaklik View ➤ Transkrip.
3. Dina jandela Transcript, ngajalankeun sumber msim_setup.tcl.
4. Saatos sumber msim_setup.tcl rengse ngajalankeun, ngajalankeun ld_debug dina jandela Transcript.
5. Saatos ld_debug rengse ngajalankeun, pariksa yen jandela Objects dipintonkeun. Upami jandela Objék henteu katingali, tingalikeun ku ngaklik View ➤ Objék.
6. Dina jandela Objék, pilih sinyal anu anjeun hoyong simulate ku ngaklik katuhu sareng milih Tambah Wave.
7. Saatos Anjeun rengse milih sinyal pikeun simulasi, ngajalankeun ngajalankeun -all dina jandela Transcript. Simulasi dijalankeun dugi ka réngsé.
8. Upami simulasi henteu katingali, klik View ➤ Gelombang.

Émbaran patali

Intel Arria 10 EMIF IP - Simulating Mémori IP

Pin panempatan pikeun Intel Arria 10 EMIF IP

Topik ieu nyadiakeun tungtunan pikeun panempatan pin.

Leuwihview

Intel Arria 10 FPGAs gaduh struktur ieu:

• Unggal alat ngandung 2 kolom I/O.
• Unggal kolom I / O ngandung nepi ka 8 I / O bank.
• Unggal I / O bank ngandung 4 jalur.
• Unggal jalur ngandung 12 pin I/O (GPIO) tujuan umum.

Pedoman Pin Umum

Poin di handap nyadiakeun tungtunan pin umum:

• Mastikeun yén pin pikeun panganteur memori éksternal dibikeun reside dina hiji I / O kolom.
• Antarmuka anu ngalangkungan sababaraha bank kedah nyumponan sarat ieu:
  • Bank-bank kedah padeukeut antara anu sanés. Kanggo inpo tentang bank padeukeut, tingal Intel Arria 10 External Memory Interfaces IP User Guide.
  • Alamat sareng bank paréntah kedah cicing di bank pusat pikeun ngaminimalkeun latency. Upami antarbeungeut mémori nganggo jumlah bank anu genap, alamat sareng bank paréntah tiasa cicing di salah sahiji dua bank pusat.
• Pin anu henteu dianggo tiasa dianggo salaku pin I/O tujuan umum.
• Sadaya alamat sareng paréntah sareng pin anu aya hubunganana kedah aya dina hiji bank.
• Alamat sareng paréntah sareng pin data tiasa ngabagi bank dina kaayaan ieu:
  • Alamat sareng paréntah sareng pin data henteu tiasa ngabagi jalur I / O.
  • Ngan hiji jalur I / O anu henteu kapake dina alamat sareng bank paréntah tiasa dianggo pikeun pin data.

meja 4. Konstrain Pin umum

Tipe Sinyal	Konstrain
Data Strobe	Kabéh sinyal milik grup DQ kudu reside dina I / O jalur sarua.
Data	Pin DQ anu aya hubunganana kedah cicing dina jalur I / O anu sami. DM / pin DBI kudu dipasangkeun kaluar kalawan pin DQ pikeun operasi ditangtoskeun. Pikeun protokol anu henteu ngadukung jalur data dua arah, sinyal baca kedah dikelompokkeun sacara misah ti sinyal tulis.
Alamat jeung Paréntah	Alamat sareng Komando pin kedah cicing di lokasi anu tos siap dina hiji bank I / O.

Pin Pinjaman
Upami anjeun nerapkeun prasetél kit pamekaran salami generasi IP, sadaya tugas pin pikeun kit pamekaran otomatis dibangkitkeun sareng tiasa diverifikasi dina .qsf. file anu dihasilkeun ku desain example.

Émbaran patali

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP pikeun DDR4
• Intel Arria 10 EMIF IP pikeun QDRII / II + / Xtreme
• Intel Arria 10 EMIF IP pikeun QDR-IV
• Intel Arria 10 EMIF IP pikeun RLDRAM 3
• Intel Arria 10 EMIF IP pikeun LPDDR3

Nyusun sareng Pemrograman Intel Arria 10 EMIF Design Example

Saatos Anjeun geus dijieun assignments pin perlu di .qsf file, Anjeun tiasa compile rarancang example dina software Intel Quartus Prime.

1. Arahkeun ka polder Intel Quartus Prime ngandung ex designampdiréktori.
2. Buka proyék Intel Quartus Prime file, (.qpf).
3. Pikeun ngamimitian kompilasi, klik Processing ➤ Start Compilation. Parantosan suksés kompilasi ngahasilkeun hiji .sof file, nu ngamungkinkeun rarancang pikeun ngajalankeun on hardware.
4. Pikeun ngaprogram alat anjeun sareng desain anu disusun, buka programmer ku ngaklik Alat ➤ Programmer.
5. Dina programer, klik Deteksi Otomatis pikeun ngadeteksi alat anu dirojong.
6. Pilih alat Intel Arria 10 teras pilih Robah File.
7. Arahkeun ka ed_synth.sof dihasilkeun file tur pilih Buka.
8. Klik Start pikeun ngamimitian program Intel Arria 10 alat. Lamun alat geus hasil diprogram, bar kamajuan dina luhureun-katuhu jandela kedah nunjukkeun 100% (Suksés).

Debugging Intel Arria 10 EMIF Desain Example

EMIF Debug Toolkit sadia pikeun mantuan debugging desain panganteur memori éksternal. Toolkit ngamungkinkeun anjeun pikeun ningalikeun maca sareng nyerat margin sareng ngahasilkeun diagram panon. Saatos diprogram kit pamekaran Intel Arria 10, anjeun tiasa pariksa operasina nganggo EMIF Debug Toolkit.

1. Pikeun ngajalankeun EMIF Debug Toolkit, arahkeun ka Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. Klik Initialize Connections.
3. Klik Link Project ka alat. Hiji jandela nembongan; pariksa yen alat nu bener dipilih sarta yén .sof bener file dipilih.
4. Klik Jieun Mémori Interface Connection. Narima setélan standar ku ngaklik OK.
5. Kit pamekaran Intel Arria 10 ayeuna disetél pikeun fungsina sareng EMIF Debug Toolkit, sareng anjeun tiasa ngahasilkeun salah sahiji laporan di handap ieu ku ngaklik dua kali dina pilihan anu cocog:

• Ngajalankeun deui calibration. Ngahasilkeun laporan calibration nyimpulkeun status calibration per DQ / grup DQS sapanjang kalawan margins pikeun tiap pin DQ / DQS.
• Supir Margining. Ngahasilkeun laporan nyimpulkeun maca jeung nulis margins per I / O pin. Ieu béda ti margining calibration sabab margining supir direbut salila lalulintas mode pamaké tinimbang salila calibration
• Ngahasilkeun Diagram Panon. Ngahasilkeun maca sareng nyerat diagram panon pikeun unggal pin DQ dumasar kana pola data kalibrasi.
• Calibrate Terminasi. Sweeps nilai terminasi béda jeung ngalaporkeun margins yén unggal nilai terminasi nyadiakeun. Paké fitur ieu pikeun mantuan milih terminasi optimal pikeun panganteur memori.

Desain Example Pedaran pikeun Interfaces Mémori éksternal Intel Arria 10 FPGA IP

Nalika anjeun parameter sareng ngahasilkeun IP EMIF anjeun, anjeun tiasa netepkeun yén sistem nyiptakeun diréktori pikeun simulasi sareng sintésis. file susunan, sarta ngahasilkeun nu file susunan otomatis. Upami anjeun milih Simulasi atanapi Sintésis dina Example Desain Files dina Example tab Desain, sistem nyiptakeun simulasi lengkep file set atanapi sintésis lengkep file set, luyu jeung pilihan Anjeun.

Sintésis Example Desain

Sintésis example design ngandung blok utama ditémbongkeun dina gambar di handap ieu.

• A generator lalulintas, nu mangrupakeun Avalon®-MM ex synthesizableample supir nu implements pola pseudo-acak maca jeung nulis ka jumlah parameterized alamat. Generator lalu lintas ogé ngawaskeun data anu dibaca tina mémori pikeun mastikeun yén éta cocog sareng data anu ditulis sareng negeskeun gagal upami henteu.
• Hiji conto tina panganteur memori, nu ngawengku:
  • A controller memori nu moderates antara panganteur Avalon-MM sarta panganteur AFI.
  • PHY, nu boga fungsi minangka panganteur antara controller memori sareng alat memori éksternal pikeun ngalakukeun operasi maca jeung nulis.

Gambar 5. Sintésis Example Desain

Upami anjeun nganggo fitur Ping Pong PHY, sintésis exampdesain le ngawengku dua Generators lalulintas ngaluarkeun paréntah ka dua alat memori bebas ngaliwatan dua controller bebas sarta PHY umum, ditémbongkeun saperti dina gambar di handap ieu.

Gambar 6. Sintésis Example Desain pikeun Ping Pong PHY

Upami Anjeun keur make RLDRAM 3, generator lalulintas dina sintésis example design communicates langsung jeung PHY maké AFI, ditémbongkeun saperti dina gambar di handap ieu.
Gambar 7. Sintésis Example Desain pikeun RLDRAM 3 Interfaces

Catetan: Lamun salah sahiji atawa leuwih tina PLL Sharing Mode, DLL Sharing Mode, atawa OCT Sharing Mode parameter disetel ka sagala nilai lian ti No Sharing, sintésis exampdesain le bakal ngandung dua generator lalulintas / instansi panganteur memori. Dua generator lalulintas / instansi panganteur memori nu patali ngan ku PLL dibagikeun / DLL / sambungan Oct sakumaha didefinisikeun ku setélan parameter. Generator lalu lintas / conto antarmuka mémori nunjukkeun kumaha anjeun tiasa ngadamel sambungan sapertos dina desain anjeun nyalira.

Catetan: Aliran sintésis pihak katilu sakumaha anu dijelaskeun dina Pituduh Pamaké Edisi Standar Intel Quartus Prime: Sintésis pihak katilu sanés aliran anu dirojong pikeun IP EMIF.
Émbaran patali
Ngahasilkeun Desain EMIF Synthesizable Example dina kaca 7

Simulasi Example Desain

Simulasi exampdesain le ngandung blok utama ditémbongkeun dina gambar di handap ieu.

• Hiji conto tina sintésis examprarancang. Sakumaha anu dijelaskeun dina bagian sateuacana, sintésis example design ngandung generator lalulintas sarta hiji conto tina panganteur memori. Blok ieu standar pikeun model simulasi abstrak dimana luyu pikeun simulasi gancang.
• Hiji model memori, nu tindakan minangka model generik nu taat kana spésifikasi protokol memori. remen, ngical paralatan memori nyadiakeun model simulasi pikeun komponén memori husus maranéhna nu bisa Anjeun undeur ti maranéhna websitus.
• Pamariksaan status, anu ngawas sinyal status tina antarmuka mémori éksternal IP sareng generator lalu lintas, pikeun sinyal kaayaan lolos atanapi gagal.

Gambar 8. Simulasi Example Desain

Upami anjeun nganggo fitur Ping Pong PHY, simulasi exampdesain le ngawengku dua Generators lalulintas ngaluarkeun paréntah ka dua alat memori bebas ngaliwatan dua controller bebas sarta PHY umum, ditémbongkeun saperti dina gambar di handap ieu.

Gambar 9. Simulasi Example Desain pikeun Ping Pong PHY

Upami Anjeun keur make RLDRAM 3, generator lalulintas di simulasi example design communicates langsung jeung PHY maké AFI, ditémbongkeun saperti dina gambar di handap ieu.

Gambar 10. Simulasi Example Desain pikeun RLDRAM 3 Interfaces

Émbaran patali
Ngahasilkeun Desain EMIF Example pikeun Simulasi dina kaca 10

Example Desain Interface Tab

Editor parameter ngawengku hiji Example Desain tab nu ngidinan Anjeun pikeun parameterize sarta ngahasilkeun ex Anjeunample desain.l

Gambar 11. Kelample Desain Tab dina Mémori éksternal Interfaces Parameter Editor

Sadia Example Desain Bagéan
The Pilih design pulldown ngidinan Anjeun pikeun milih ex nu dipikahoyongamprarancang. Ayeuna, EMIF Example Desain mangrupakeun hiji-hijina pilihan sadia, tur dipilih sacara standar.

Sajarah Révisi Dokumén pikeun Interfaces Mémori éksternal Intel Arria 10 FPGA IP Desain Example Guide pamaké

Vérsi Dokumén	Intel Quartus Prime Vérsi	Parobahan
2021.03.29	21.1	• Dina Example Desain Gancang Mimitian bab, dihapus rujukan pikeun NCSim * simulator.
2018.09.24	18.1	• inohong diropéa dina Ngahasilkeun Desain EMIF Synthesizable Example jeung Ngahasilkeun Desain EMIF Example pikeun Simulasi jejer.
2018.05.07	18.0	• Judul dokumen dirobah tina Intel Arria 10 Interfaces Mémori éksternal IP Desain Example Guide pamaké ka Interfaces Mémori éksternal Intel Arria 10 FPGA IP Desain Example Guide pamaké. • titik bullet dilereskeun dina Leuwihview bagian tina Pin panempatan pikeun Intel Arria 10 EMIF IP jejer.

titimangsa	Vérsi	Parobahan
Nopémber 2017	2017.11.06	Pelepasan awal.

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa.

• Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.

Dokumén / Sumberdaya

intel UG-20118 Interfaces Mémori éksternal Arria 10 FPGA IP Desain Example [pdf] Pituduh pamaké UG-20118 Interfaces Mémori éksternal Arria 10 FPGA IP Desain Example, UG-20118, External Memory Interfaces Arria 10 FPGA IP Design Example, Interfaces Arria 10 FPGA IP Desain Example, 10 FPGA IP Desain Example

Rujukan

• Manual pamaké