intel UG-20118 Externí paměťová rozhraní Arria 10 FPGA IP Design Example

Design Přample Rychlý průvodce pro externí paměťová rozhraní Intel® Arria® 10 FPGA IP

Nové rozhraní a více automatizovaný design napřamptok souborů je k dispozici pro externí paměťová rozhraní Intel® Arria® 10.
Example Karta Návrhy v editoru parametrů umožňuje zadat vytvoření syntézy a simulace file sady, které můžete použít k ověření vaší IP adresy EMIF.
Můžete vygenerovat exampNavrhněte speciálně pro vývojovou sadu Intel FPGA nebo pro jakoukoli EMIF IP, kterou vygenerujete.

Obrázek 1. Obecný návrh Přample Pracovní postupy

Design Přample

Obrázek 2. Generování EMIF Přample Design s Intel Arria 10 Development Kit

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.

• Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

Vytvoření projektu EMIF

Pro software Intel Quartus® Prime verze 17.1 a novější musíte vytvořit projekt Intel Quartus Prime, než vygenerujete IP adresu EMIF a navrhnete example.

1. Spusťte software Intel Quartus Prime a vyberte File ➤ Průvodce novým projektem. Klepněte na tlačítko Další.
2. Zadejte adresář a název projektu, který chcete vytvořit. Klepněte na tlačítko Další.
3. Ověřte, že je vybrána možnost Prázdný projekt. Klepněte dvakrát na tlačítko Další.
4. Ve filtru Název zadejte číslo dílu zařízení.
5. V části Dostupná zařízení vyberte příslušné zařízení.
6. Klepněte na tlačítko Dokončit.

Generování a konfigurace IP adresy EMIF

Následující kroky ilustrují, jak vygenerovat a nakonfigurovat IP adresu EMIF. Kroky jsou podobné bez ohledu na paměťový protokol, na který cílíte.

1. V okně IP Catalog vyberte Intel Arria 10 External Memory Interfaces. (Pokud okno IP Catalog není viditelné, vyberte View ➤ Windows Utility ➤ Katalog IP.)
2. V Editoru parametrů IP zadejte název entity pro IP adresu EMIF (název, který zde zadáte, se stane file název pro IP) a zadejte adresář. Klikněte na Vytvořit.
3. Editor parametrů má několik záložek, kde musíte nakonfigurovat parametry tak, aby odrážely vaši implementaci EMIF:

Pokyny pro editor parametrů Intel Arria 10 EMIF

Tabulka 1. Pokyny pro editor parametrů EMIF

Záložka Editor parametrů	Směrnice
Generál	Ujistěte se, že jsou správně zadány následující parametry: • Rychlostní stupeň pro zařízení. • Hodinová frekvence paměti. • Referenční hodinová frekvence PLL.
Paměť	• Informace o zadání parametrů naleznete v datovém listu vašeho paměťového zařízení Paměť tab. • Měli byste také zadat konkrétní umístění pro PIN ALERT#. (Platí pouze pro paměťový protokol DDR4.)
Mem I/O	• Pro počáteční šetření projektu můžete použít výchozí nastavení na Paměť I/O tab. • Pro pokročilé ověření návrhu byste měli provést simulaci desky, abyste získali optimální nastavení zakončení.
FPGA I/O	• Pro počáteční šetření projektu můžete použít výchozí nastavení na FPGA I/O tab. • Pro pokročilé ověření návrhu byste měli provést simulaci desky s přidruženými modely IBIS, abyste vybrali vhodné I/O standardy.
Časování paměti	• Pro počáteční šetření projektu můžete použít výchozí nastavení na Časování paměti tab. • Pro pokročilé ověření návrhu byste měli zadat parametry podle datového listu vašeho paměťového zařízení.
Rada	• Pro počáteční šetření projektu můžete použít výchozí nastavení na Rada tab. • Pro pokročilé ověření návrhu a přesné načasování uzavření byste měli provést simulaci desky, abyste získali přesné mezisymbolové interference (ISI)/přeslechy a informace o zešikmení desky a obalu a zadejte je do Rada tab.
Ovladač	Nastavte parametry řadiče podle požadované konfigurace a chování vašeho paměťového řadiče.
Diagnostika	Můžete použít parametry na Diagnostika kartu, která vám pomůže při testování a ladění vašeho paměťového rozhraní.
Example Designs	The Example Designs karta umožňuje generovat návrh napřamppro syntézu a pro simulaci. Vygenerovaný design napřample je kompletní systém EMIF sestávající z EMIF IP a ovladače, který generuje náhodný provoz pro ověření paměťového rozhraní.

Podrobné informace o jednotlivých parametrech naleznete v příslušné kapitole pro váš paměťový protokol v uživatelské příručce Intel Arria 10 External Memory Interfaces IP.

Generování syntetizovatelného návrhu EMIF Přample

Pro vývojové sady Intel Arria 10 existují předvolby, které automaticky parametrizují IP adresu EMIF a generují pinouty pro konkrétní desku.

1. Ověřte, že je viditelné okno Předvolby. Pokud se okno Presets nezobrazuje, zobrazte jej výběrem View ➤ Předvolby.
2. V okně Předvolby vyberte příslušnou předvolbu vývojového kitu a klikněte na Použít.
3. Nakonfigurujte EMIF IP a klikněte na Generate Example Návrh v pravém horním rohu okna.
4. Zadejte adresář pro návrh EMIF example a klepněte na OK. Úspěšná generace designu EMIF example vytvoří následující files v adresáři Wii.

Obrázek 3. Generovaný syntetizovatelný design Přample File Struktura

Poznámka: Pokud nezaškrtnete políčko Simulace nebo Syntéza, bude cílový adresář obsahovat návrh Platform Designer files, které nejsou kompilovatelné přímo softwarem Intel Quartus Prime, ale mohou být vieweditovat nebo upravovat v Platform Designer. V této situaci můžete spustit následující příkazy pro generování syntézy a simulace file sady.

• Chcete-li vytvořit kompilovatelný projekt, musíte spustit skript quartus_sh -t make_qii_design.tcl v cílovém adresáři.
• Chcete-li vytvořit projekt simulace, musíte v cílovém adresáři spustit skript quartus_sh -t make_sim_design.tcl.
• Rozbalovací nabídka Select board v této sekci aplikuje přiřazení pinů příslušné vývojové sady na exampdesign.
• Toto nastavení je dostupné pouze tehdy, když zaškrtnete políčko Synthesis v Example Design Filesekce.
• Toto nastavení musí odpovídat použité vývojové sadě, jinak se zobrazí chybová zpráva.
• Pokud se v rozevírací nabídce Select board objeví hodnota None, znamená to, že aktuální výběr parametrů neodpovídá žádné konfiguraci vývojové sady. Můžete použít adresu IP specifickou pro vývojovou sadu a související nastavení parametrů výběrem jedné z předvoleb z knihovny předvoleb. Když použijete předvolbu, aktuální nastavení IP a dalších parametrů se nastaví tak, aby odpovídalo vybrané předvolbě. Chcete-li uložit aktuální nastavení, měli byste tak učinit před výběrem předvolby. Pokud vyberete předvolbu bez uložení předchozích nastavení, můžete nové nastavení předvolby vždy uložit pod jiným názvem
• Pokud chcete vygenerovat example design pro použití na vaší vlastní desce, nastavte Select board na None, vygenerujte example design a poté přidejte omezení umístění kolíků.

Související informace

• Syntéza Přample Design na straně 17
• Popisy parametrů IP Intel Arria 10 EMIF pro DDR3
• Popisy parametrů IP Intel Arria 10 EMIF pro DDR4
• Popisy parametrů IP Intel Arria 10 EMIF pro QDRII/II+/Xtreme
• Popisy parametrů IP Intel Arria 10 EMIF pro QDR-IV
• Intel Arria 10 Popisy parametrů IP EMIF pro RLDRAM 3
• Intel Arria 10 Popisy parametrů IP EMIF pro LPDDR3

Generování návrhu EMIF Přample pro simulaci

Pro vývojové sady Intel Arria 10 existují předvolby, které automaticky parametrizují IP adresu EMIF a generují pinouty pro konkrétní desku.

1. Ověřte, že je viditelné okno Předvolby. Pokud se okno Presets nezobrazuje, zobrazte jej výběrem View ➤ Předvolby.
2. V okně Předvolby vyberte příslušnou předvolbu vývojového kitu a klikněte na Použít.
3. Nakonfigurujte EMIF IP a klikněte na Generate Example Návrh v pravém horním rohu okna.
4. Zadejte adresář pro návrh EMIF example a klepněte na OK.

Úspěšná generace designu EMIF example vytvoří více file sady pro různé podporované simulátory v adresáři sim/ed_sim.
Obrázek 4. Návrh vygenerované simulace Přample File Struktura

Poznámka: Pokud nezaškrtnete políčko Simulace nebo Syntéza, bude cílový adresář obsahovat návrh Platform Designer files, které nejsou kompilovatelné přímo softwarem Intel Quartus Prime, ale mohou být vieweditovat nebo upravovat v Platform Designer. V této situaci můžete spustit následující příkazy pro generování syntézy a simulace file sady.

• Chcete-li vytvořit kompilovatelný projekt, musíte spustit skript quartus_sh -t make_qii_design.tcl v cílovém adresáři.
• Chcete-li vytvořit projekt simulace, musíte v cílovém adresáři spustit skript quartus_sh -t make_sim_design.tcl.

Související informace

• Simulace Přample Design na straně 19
• Intel Arria 10 EMIF IP – simulace IP paměti

Simulace versus hardwarová implementace

Pro simulaci rozhraní externí paměti můžete na záložce Diagnostika během generování IP vybrat buď přeskočení kalibrace, nebo úplnou kalibraci.
Simulační modely EMIF
Tato tabulka porovnává charakteristiky modelů skip kalibrace a plné kalibrace.
Tabulka 2. Simulační modely EMIF: Kalibrace přeskočení versus úplná kalibrace

Přeskočit kalibraci	Plná kalibrace
Simulace na systémové úrovni se zaměřením na uživatelskou logiku.	Simulace paměťového rozhraní se zaměřením na kalibraci.
Podrobnosti kalibrace nejsou zachyceny.	Zachycuje všechny stages kalibrace.
pokračování…

Přeskočit kalibraci	Plná kalibrace
Má schopnost ukládat a načítat data.	Zahrnuje vyrovnání, vyrovnání po bitu atd.
Představuje přesnou účinnost.
Nebere v úvahu zkosení desky.

RTL simulace versus hardwarová implementace
Tato tabulka zdůrazňuje klíčové rozdíly mezi simulací EMIF a hardwarovou implementací.
Tabulka 3. EMIF RTL simulace versus hardwarová implementace

RTL simulace	Implementace hardwaru
Inicializační a kalibrační kód Nios® se provádějí paralelně.	Inicializační a kalibrační kód Nios se provádějí postupně.
Rozhraní uplatňují signál signálu cal_done současně v simulaci.	Operace Fitter určují pořadí kalibrace a rozhraní nevyžadují cal_done současně.

Měli byste spouštět simulace RTL založené na vzorcích provozu pro aplikaci vašeho návrhu. Všimněte si, že simulace RTL nemodeluje zpoždění stopy PCB, což může způsobit nesrovnalosti v latenci mezi simulací RTL a hardwarovou implementací.

Simulace IP rozhraní externí paměti s ModelSim

Tento postup ukazuje, jak simulovat návrh EMIF example.

1. Spusťte software Mentor Graphics* ModelSim a vyberte File ➤ Změnit adresář. Přejděte do adresáře sim/ed_sim/mentor ve vygenerovaném návrhu exampsložka le.
2. Ověřte, že se v dolní části obrazovky zobrazuje okno Přepis. Pokud se okno Přepis nezobrazuje, zobrazte jej kliknutím View ➤ Přepis.
3. V okně Přepis spusťte zdrojový soubor msim_setup.tcl.
4. Po dokončení běhu zdroje msim_setup.tcl spusťte ld_debug v okně Přepis.
5. Po dokončení ld_debug ověřte, že je zobrazeno okno Objects. Pokud není okno Objekty viditelné, zobrazte jej kliknutím View ➤ Objekty.
6. V okně Objects vyberte signály, které chcete simulovat, kliknutím pravým tlačítkem myši a výběrem Add Wave.
7. Po dokončení výběru signálů pro simulaci spusťte run -all v okně Přepis. Simulace běží, dokud není dokončena.
8. Pokud simulace není viditelná, klikněte View ➤ Vlna.

Související informace

Intel Arria 10 EMIF IP – simulace IP paměti

Umístění kolíků pro Intel Arria 10 EMIF IP

Toto téma poskytuje pokyny pro umístění kolíků.

Nadview

FPGA Intel Arria 10 mají následující strukturu:

• Každé zařízení obsahuje 2 I/O sloupce.
• Každý I/O sloupec obsahuje až 8 I/O bank.
• Každá I/O banka obsahuje 4 pruhy.
• Každá dráha obsahuje 12 pinů I/O (GPIO) pro všeobecné použití.

Obecné pokyny pro pin

Následující body poskytují obecné pokyny pro pin:

• Ujistěte se, že kolíky pro dané rozhraní externí paměti jsou umístěny v jednom I/O sloupci.
• Rozhraní, která zahrnují více bank, musí splňovat následující požadavky:
  • Břehy musí být vedle sebe. Informace o sousedních bankách naleznete v uživatelské příručce Intel Arria 10 External Memory Interfaces IP.
  • Banka adres a příkazů musí být umístěna v centrální bance, aby se minimalizovala latence. Pokud paměťové rozhraní používá sudý počet bank, může adresa a příkazová banka sídlit v kterékoli ze dvou centrálních bank.
• Nepoužité piny lze použít jako univerzální I/O piny.
• Všechny adresy a příkazy a související piny musí být umístěny v jedné bance.
• Adresní a příkazové a datové piny mohou sdílet banku za následujících podmínek:
  • Adresní, příkazové a datové piny nemohou sdílet I/O dráhu.
  • Pro datové piny lze použít pouze nevyužitý I/O pruh v adresové a příkazové bance.

Tabulka 4. Obecná omezení kolíků

Typ signálu	Omezení
Stroboskop dat	Všechny signály patřící do skupiny DQ se musí nacházet ve stejném I/O pruhu.
Data	Související piny DQ musí být umístěny ve stejné I/O dráze. Piny DM/DBI musí být pro správnou funkci spárovány s pinem DQ. U protokolů, které nepodporují obousměrné datové linky, by signály čtení měly být seskupeny odděleně od signálů zápisu.
Adresa a příkaz	Adresové a příkazové piny musí být umístěny na předem definovaných místech v I/O bance.

Přiřazení pinů
Pokud jste během generování IP aplikovali přednastavení vývojové sady, všechna přiřazení pinů pro vývojovou sadu se vygenerují automaticky a lze je ověřit v souboru .qsf file který je generován s designem example.

Související informace

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP pro DDR4
• Intel Arria 10 EMIF IP pro QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP pro QDR-IV
• Intel Arria 10 EMIF IP pro RLDRAM 3
• Intel Arria 10 EMIF IP pro LPDDR3

Kompilace a programování Intel Arria 10 EMIF Design Example

Po provedení nezbytných přiřazení pinů v souboru .qsf file, můžete sestavit design exampv softwaru Intel Quartus Prime.

1. Přejděte do složky Intel Quartus Prime obsahující návrh example adresář.
2. Otevřete projekt Intel Quartus Prime file, (.qpf).
3. Chcete-li zahájit kompilaci, klepněte na Zpracování ➤ Spustit kompilaci. Úspěšné dokončení kompilace vygeneruje soubor .sof file, což umožňuje běh návrhu na hardwaru.
4. Chcete-li naprogramovat zařízení pomocí zkompilovaného návrhu, otevřete programátor kliknutím na Nástroje ➤ Programátor.
5. V programátoru klikněte na Auto Detect, abyste zjistili podporovaná zařízení.
6. Vyberte zařízení Intel Arria 10 a poté vyberte Změnit File.
7. Přejděte na vygenerovaný soubor ed_synth.sof file a zvolte Otevřít.
8. Kliknutím na Start zahájíte programování zařízení Intel Arria 10. Když je zařízení úspěšně naprogramováno, indikátor průběhu v pravém horním rohu okna by měl ukazovat 100 % (úspěšné).

Ladění Intel Arria 10 EMIF Design Example

K dispozici je sada EMIF Debug Toolkit, která pomáhá při ladění návrhů rozhraní externí paměti. Sada nástrojů umožňuje zobrazit okraje pro čtení a zápis a generovat diagramy očí. Po naprogramování vývojové sady Intel Arria 10 můžete ověřit její fungování pomocí sady EMIF Debug Toolkit.

1. Chcete-li spustit sadu EMIF Debug Toolkit, přejděte na Nástroje ➤ Nástroje pro ladění systému ➤ Sada nástrojů rozhraní externí paměti.
2. Klepněte na tlačítko Inicializovat připojení.
3. Klikněte na Propojit projekt se zařízením. Objeví se okno; ověřte, že je vybráno správné zařízení a že správný .sof file je vybráno.
4. Klepněte na Vytvořit připojení rozhraní paměti. Přijměte výchozí nastavení kliknutím na OK.
5. Vývojová sada Intel Arria 10 je nyní nastavena tak, aby fungovala s EMIF Debug Toolkit, a můžete vygenerovat kteroukoli z následujících zpráv poklepáním na odpovídající možnost:

• Spusťte znovu kalibraci. Vytváří zprávu o kalibraci, která shrnuje stav kalibrace podle skupiny DQ/DQS spolu s okraji pro každý kolík DQ/DQS.
• Okraj řidiče. Vytváří zprávu shrnující okraje pro čtení a zápis na I/O pin. To se liší od kalibračního okraje, protože okraj řidiče je zachycen během provozu v uživatelském režimu spíše než během kalibrace
• Generovat oční diagram. Generuje diagramy čtení a zápisu oka pro každý pin DQ na základě vzorů kalibračních dat.
• Kalibrujte ukončení. Zametá různé hodnoty ukončení a hlásí okraje, které každá hodnota ukončení poskytuje. Tato funkce vám pomůže vybrat optimální zakončení pro paměťové rozhraní.

Design PřampPopis pro externí paměťová rozhraní Intel Arria 10 FPGA IP

Když parametrizujete a generujete svou IP adresu EMIF, můžete určit, že systém vytvoří adresáře pro simulaci a syntézu file sady a vygenerovat file nastaví automaticky. Pokud vyberete Simulace nebo Syntéza v části Přample Design Files na Example na kartě Návrhy systém vytvoří kompletní simulaci file soubor nebo úplná syntéza file nastavit podle vašeho výběru.

Syntéza Přample Design

Syntéza example design obsahuje hlavní bloky zobrazené na obrázku níže.

• Generátor provozu, což je syntetizovatelný Avalon®-MM exampOvladač souboru, který implementuje pseudonáhodný vzor čtení a zápisu na parametrizovaný počet adres. Generátor provozu také monitoruje data načtená z paměti, aby se ujistil, že se shodují se zapsanými daty, a v opačném případě prohlásí selhání.
• Instance paměťového rozhraní, která zahrnuje:
  • Paměťový řadič, který moderuje mezi rozhraním Avalon-MM a rozhraním AFI.
  • PHY, která slouží jako rozhraní mezi paměťovým řadičem a externími paměťovými zařízeními pro provádění operací čtení a zápisu.

Obrázek 5. Syntéza Přample Design

Pokud používáte funkci Ping Pong PHY, syntéza exampNávrh souboru zahrnuje dva generátory provozu, které vydávají příkazy dvěma nezávislým paměťovým zařízením prostřednictvím dvou nezávislých řadičů a společného PHY, jak je znázorněno na následujícím obrázku.

Obrázek 6. Syntéza Přample Design pro ping pong PHY

Pokud používáte RLDRAM 3, generátor provozu v syntéze example design komunikuje přímo s PHY pomocí AFI, jak je znázorněno na následujícím obrázku.
Obrázek 7. Syntéza Přample Návrh pro rozhraní RLDRAM 3

Poznámka: Pokud je jeden nebo více parametrů PLL Sharing Mode, DLL Sharing Mode nebo OCT Sharing Mode nastaveno na jinou hodnotu než No Sharing, syntéza example design bude obsahovat dvě instance generátoru provozu/paměťového rozhraní. Tyto dvě instance generátoru provozu/paměťového rozhraní jsou spojeny pouze sdílenými PLL/DLL/OCT připojeními, jak je definováno v nastavení parametrů. Instance rozhraní generátoru provozu/paměti demonstrují, jak můžete taková spojení vytvořit ve svých vlastních návrzích.

Poznámka: Proces syntézy třetí strany, jak je popsáno v uživatelské příručce Intel Quartus Prime Standard Edition: Syntéza třetí strany není podporována pro EMIF IP.
Související informace
Generování syntetizovatelného návrhu EMIF Přample na straně 7

Simulace Přample Design

Simulace napřample design obsahuje hlavní bloky zobrazené na následujícím obrázku.

• Příklad syntézy example design. Jak je popsáno v předchozí části, syntéza example design obsahuje generátor provozu a instanci paměťového rozhraní. Tyto bloky jsou výchozí pro abstraktní simulační modely tam, kde je to vhodné pro rychlou simulaci.
• Paměťový model, který funguje jako generický model, který dodržuje specifikace paměťového protokolu. Prodejci paměti často poskytují simulační modely pro své specifické paměťové komponenty, které si můžete stáhnout z jejich webstránky.
• Kontrolér stavu, který monitoruje stavové signály z externího paměťového rozhraní IP a generátoru provozu, aby signalizoval celkový stav vyhovění nebo selhání.

Obrázek 8. Simulace Přample Design

Pokud používáte funkci Ping Pong PHY, simulace exampNávrh souboru zahrnuje dva generátory provozu, které vydávají příkazy dvěma nezávislým paměťovým zařízením prostřednictvím dvou nezávislých řadičů a společného PHY, jak je znázorněno na následujícím obrázku.

Obrázek 9. Simulace Přample Design pro ping pong PHY

Pokud používáte RLDRAM 3, generátor provozu v simulaci example design komunikuje přímo s PHY pomocí AFI, jak je znázorněno na následujícím obrázku.

Obrázek 10. Simulace Přample Návrh pro rozhraní RLDRAM 3

Související informace
Generování návrhu EMIF Přample pro simulaci na straně 10

Example Rozhraní návrhů Tab

Editor parametrů obsahuje Example Karta Návrhy, která vám umožňuje parametrizovat a generovat vaše example designs.l

Obrázek 11. Přample Karta Návrhy v Editoru parametrů rozhraní externí paměti

Dostupné Přample Design sekce
Rozbalovací nabídka Select design umožňuje vybrat požadovaný example design. V současné době EMIF Example Design je jediná dostupná volba a je vybrána ve výchozím nastavení.

Historie revizí dokumentu pro externí paměťová rozhraní Intel Arria 10 FPGA IP Design Example Uživatelská příručka

Verze dokumentu	Verze Intel Quartus Prime	Změny
2021.03.29	21.1	• V Example Rychlý start návrhu kapitola, odstraněny odkazy na simulátor NCSim*.
2018.09.24	18.1	• Aktualizované údaje v Generování syntetizovatelného návrhu EMIF Přample a Generování návrhu EMIF Přample pro simulaci témata.
2018.05.07	18.0	• Změněn název dokumentu z Intel Arria 10 Externí paměťová rozhraní IP Design Example Uživatelská příručka na Rozhraní externí paměti Intel Arria 10 FPGA IP Design Example Uživatelská příručka. • Opravené odrážky v Nadview sekce Umístění kolíků pro Intel Arria 10 EMIF IP téma.

Datum	Verze	Změny
listopad 2017	2017.11.06	Počáteční vydání.

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.

• Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

Dokumenty / zdroje

intel UG-20118 Externí paměťová rozhraní Arria 10 FPGA IP Design Example [pdfUživatelská příručka UG-20118 Externí paměťová rozhraní Arria 10 FPGA IP Design Přample, UG-20118, Externí paměťová rozhraní Arria 10 FPGA IP Design Example, Rozhraní Arria 10 FPGA IP Design Přample, 10 FPGA IP Design Přample

Reference

• Uživatelská příručka