intel UG-20118 Externe Speicherschnittstellen Arria 10 FPGA IP Design Example

Design Bspample Kurzanleitung für externe Speicherschnittstellen Intel® Arria® 10 FPGA IP

Eine neue Benutzeroberfläche und mehr automatisiertes Design zample flow ist für externe Intel® Arria® 10-Speicherschnittstellen verfügbar.
Die ExampAuf der Registerkarte Designs im Parametereditor können Sie die Erstellung von Synthese und Simulation festlegen file Sets, die Sie zur Validierung Ihrer EMIF-IP verwenden können.
Sie können ein Ex generierenample-Design speziell für ein Intel FPGA-Entwicklungskit oder für jede von Ihnen generierte EMIF-IP.

Abbildung 1. Allgemeines Design Bspample Arbeitsabläufe

Design Bspample

Abbildung 2. Generieren eines EMIF ExampDesign mit einem Intel Arria 10 Development Kit

Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß der Standardgarantie von Intel, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen.

• Bei anderen Namen und Marken kann es sich um das Eigentum Dritter handeln.

Erstellen eines EMIF-Projekts

Für die Intel Quartus® Prime-Softwareversion 17.1 und höher müssen Sie ein Intel Quartus Prime-Projekt erstellen, bevor Sie die EMIF-IP und Design-Ex generierenample.

1. Starten Sie die Intel Quartus Prime-Software und wählen Sie aus File ➤ Assistent für neue Projekte. Weiter klicken.
2. Geben Sie ein Verzeichnis und einen Namen für das Projekt an, das Sie erstellen möchten. Klicken Sie auf Weiter.
3. Vergewissern Sie sich, dass Leeres Projekt ausgewählt ist. Klicken Sie zweimal auf Weiter.
4. Geben Sie unter dem Namensfilter die Teilenummer des Geräts ein.
5. Wählen Sie unter Verfügbare Geräte das entsprechende Gerät aus.
6. Klicken Sie auf „Fertig stellen“.

Generieren und Konfigurieren der EMIF-IP

Die folgenden Schritte veranschaulichen, wie die EMIF-IP generiert und konfiguriert wird. Die Schritte sind unabhängig vom gewünschten Speicherprotokoll ähnlich.

1. Wählen Sie im Fenster „IP-Katalog“ die Option „Intel Arria 10 External Memory Interfaces“. (Wenn das Fenster „IP-Katalog“ nicht sichtbar ist, wählen Sie View ➤ Utility-Fenster ➤ IP-Katalog.)
2. Geben Sie im IP-Parameter-Editor einen Entitätsnamen für die EMIF-IP an (der Name, den Sie hier angeben, wird zu file Name für die IP) und geben Sie ein Verzeichnis an. Klicken Sie auf Erstellen.
3. Der Parametereditor verfügt über mehrere Registerkarten, auf denen Sie Parameter konfigurieren müssen, um Ihre EMIF-Implementierung widerzuspiegeln:

Richtlinien für den Intel Arria 10 EMIF-Parameter-Editor

Tabelle 1. Richtlinien für den EMIF-Parametereditor

Registerkarte Parametereditor	Richtlinien
Allgemein	Stellen Sie sicher, dass die folgenden Parameter korrekt eingegeben wurden: • Die Geschwindigkeitsklasse für das Gerät. • Die Speichertaktfrequenz. • Die PLL-Referenztaktfrequenz.
Erinnerung	• Informationen zur Eingabe der Parameter auf dem Datenblatt Ihres Speichergeräts finden Sie im Erinnerung Tab. • Sie sollten auch einen bestimmten Ort für die PIN ALERT# eingeben. (Gilt nur für das DDR4-Speicherprotokoll.)
Erinnerung Ein-/Ausgabe	• Für erste Projektuntersuchungen können Sie die Standardeinstellungen des verwenden Speicher I/O Tab. • Für eine erweiterte Designvalidierung sollten Sie eine Platinensimulation durchführen, um optimale Abschlusseinstellungen abzuleiten.
FPGA-E/A	• Für erste Projektuntersuchungen können Sie die Standardeinstellungen des verwenden FPGA-E/A Tab. • Für eine erweiterte Designvalidierung sollten Sie eine Platinensimulation mit zugehörigen IBIS-Modellen durchführen, um geeignete E/A-Standards auszuwählen.
Speicher-Timing	• Für erste Projektuntersuchungen können Sie die Standardeinstellungen des verwenden Speicher-Timing Tab. • Zur erweiterten Designvalidierung sollten Sie Parameter gemäß dem Datenblatt Ihres Speichergeräts eingeben.
Planke	• Für erste Projektuntersuchungen können Sie die Standardeinstellungen des verwenden Planke Tab. • Für eine erweiterte Designvalidierung und einen genauen Timing-Closure sollten Sie eine Board-Simulation durchführen, um genaue Intersymbol-Interferenz (ISI)/Crosstalk- und Board- und Package-Skew-Informationen abzuleiten, und diese auf dem eingeben Planke Tab.
Regler	Stellen Sie die Controller-Parameter entsprechend der gewünschten Konfiguration und dem gewünschten Verhalten für Ihren Speichercontroller ein.
Diagnose	Sie können die Parameter auf der verwenden Diagnose Registerkarte zum Testen und Debuggen Ihrer Speicherschnittstelle.
Example Designs	Der Example Designs Registerkarte können Sie Design ex generierenampDateien für Synthese und Simulation. Das generierte Design zample ist ein vollständiges EMIF-System, das aus der EMIF-IP und einem Treiber besteht, der zufälligen Datenverkehr generiert, um die Speicherschnittstelle zu validieren.

Detaillierte Informationen zu einzelnen Parametern finden Sie im entsprechenden Kapitel für Ihr Speicherprotokoll im Intel Arria 10 External Memory Interfaces IP-Benutzerhandbuch.

Generieren des synthetisierbaren EMIF-Designs Bspample

Für die Intel Arria 10-Entwicklungskits gibt es Voreinstellungen, die die EMIF-IP automatisch parametrisieren und Pinbelegungen für die jeweilige Platine generieren.

1. Überprüfen Sie, ob das Fenster „Voreinstellungen“ sichtbar ist. Wenn das Fenster „Voreinstellungen“ nicht sichtbar ist, zeigen Sie es an, indem Sie View ➤ Voreinstellungen.
2. Wählen Sie im Fenster „Voreinstellungen“ die entsprechende Voreinstellung für das Development Kit aus und klicken Sie auf „Übernehmen“.
3. Konfigurieren Sie die EMIF-IP und klicken Sie auf Generate Example Design in der oberen rechten Ecke des Fensters.
4. Geben Sie ein Verzeichnis für das EMIF-Design-Ex anample und klicken Sie auf OK. Erfolgreiche Generierung des EMIF-Design example erstellt folgendes files unter einem Wii-Verzeichnis.

Abbildung 3. Generiertes synthetisierbares Design Bspample File Struktur

Notiz: Wenn Sie das Kontrollkästchen „Simulation“ oder „Synthese“ nicht aktivieren, enthält das Zielverzeichnis das Platform Designer-Design files, die von der Intel Quartus Prime-Software nicht direkt kompiliert werden können, aber können viewed oder bearbeitet unter dem Platform Designer. In dieser Situation können Sie die folgenden Befehle ausführen, um Synthese und Simulation zu generieren file Sätze.

• Um ein kompilierbares Projekt zu erstellen, müssen Sie das Skript quartus_sh -t make_qii_design.tcl im Zielverzeichnis ausführen.
• Um ein Simulationsprojekt zu erstellen, müssen Sie das Skript quartus_sh -t make_sim_design.tcl im Zielverzeichnis ausführen.
• Das Pulldown-Menü „Platine auswählen“ in diesem Abschnitt wendet die entsprechenden Pinbelegungen des Entwicklungskits auf dieampDesign.
• Diese Einstellung ist nur verfügbar, wenn Sie das Kontrollkästchen Synthese im Beispiel aktivieren.ampdas Design Files Abschnitt.
• Diese Einstellung muss mit dem vorhandenen und eingesetzten Development Kit übereinstimmen, sonst erscheint eine Fehlermeldung.
• Wenn im Pulldown-Menü „Board auswählen“ der Wert „Keine“ angezeigt wird, bedeutet dies, dass die aktuellen Parameterauswahlen keiner Development Kit-Konfiguration entsprechen. Sie können eine Development Kit-spezifische IP und zugehörige Parametereinstellungen anwenden, indem Sie eine der Voreinstellungen aus der Voreinstellungsbibliothek auswählen. Wenn Sie eine Voreinstellung anwenden, werden die aktuelle IP und andere Parametereinstellungen so eingestellt, dass sie der ausgewählten Voreinstellung entsprechen. Wenn Sie Ihre aktuellen Einstellungen speichern möchten, sollten Sie dies tun, bevor Sie eine Voreinstellung auswählen. Wenn Sie eine Voreinstellung auswählen, ohne Ihre vorherigen Einstellungen zu speichern, können Sie die neuen Voreinstellungseinstellungen jederzeit unter einem anderen Namen speichern.
• Wenn Sie die Ex generieren möchtenample design für den Einsatz auf Ihrem eigenen Board, setze Select board auf None, generiere das example-Design und fügen Sie dann Pin-Standortbeschränkungen hinzu.

Zugehörige Informationen

• Synthese Bspample Gestaltung auf Seite 17
• Intel Arria 10 EMIF IP-Parameterbeschreibungen für DDR3
• Intel Arria 10 EMIF IP-Parameterbeschreibungen für DDR4
• Intel Arria 10 EMIF IP-Parameterbeschreibungen für QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP-Parameterbeschreibungen für QDR-IV
• Intel Arria 10 EMIF IP-Parameterbeschreibungen für RLDRAM 3
• Intel Arria 10 EMIF IP-Parameterbeschreibungen für LPDDR3

Generieren des EMIF-Designs BspampDatei für Simulation

Für die Intel Arria 10-Entwicklungskits gibt es Voreinstellungen, die die EMIF-IP automatisch parametrisieren und Pinbelegungen für die jeweilige Platine generieren.

1. Überprüfen Sie, ob das Fenster „Voreinstellungen“ sichtbar ist. Wenn das Fenster „Voreinstellungen“ nicht sichtbar ist, zeigen Sie es an, indem Sie View ➤ Voreinstellungen.
2. Wählen Sie im Fenster „Voreinstellungen“ die entsprechende Voreinstellung für das Development Kit aus und klicken Sie auf „Übernehmen“.
3. Konfigurieren Sie die EMIF-IP und klicken Sie auf Generate Example Design in der oberen rechten Ecke des Fensters.
4. Geben Sie ein Verzeichnis für das EMIF-Design-Ex anample und klicken Sie auf OK.

Erfolgreiche Generierung des EMIF-Design example erstellt mehrere file Sets für verschiedene unterstützte Simulatoren in einem sim/ed_sim-Verzeichnis.
Abbildung 4. Generiertes Simulationsdesign Bspample File Struktur

Hinweis: Wenn Sie das Kontrollkästchen „Simulation“ oder „Synthese“ nicht aktivieren, enthält das Zielverzeichnis das Platform Designer-Design files, die von der Intel Quartus Prime-Software nicht direkt kompiliert werden können, aber können viewunter dem Plattform-Designer erstellt oder bearbeitet. In dieser Situation können Sie die folgenden Befehle ausführen, um Synthese und Simulation zu generieren file Sätze.

• Um ein kompilierbares Projekt zu erstellen, müssen Sie das Skript quartus_sh -t make_qii_design.tcl im Zielverzeichnis ausführen.
• Um ein Simulationsprojekt zu erstellen, müssen Sie das Skript quartus_sh -t make_sim_design.tcl im Zielverzeichnis ausführen.

Zugehörige Informationen

• Simulation Bspample Gestaltung auf Seite 19
• Intel Arria 10 EMIF IP – Speicher-IP simulieren

Simulation versus Hardware-Implementierung

Für die Simulation der externen Speicherschnittstelle können Sie während der IP-Generierung auf der Registerkarte Diagnose entweder die Kalibrierung überspringen oder die vollständige Kalibrierung auswählen.
EMIF-Simulationsmodelle
Diese Tabelle vergleicht die Eigenschaften der Modelle mit übersprungener Kalibrierung und vollständiger Kalibrierung.
Tabelle 2. EMIF-Simulationsmodelle: Kalibrierung überspringen versus vollständige Kalibrierung

Kalibrierung überspringen	Vollständige Kalibrierung
Simulation auf Systemebene mit Fokus auf Benutzerlogik.	Speicherschnittstellensimulation mit Fokus auf Kalibrierung.
Details der Kalibrierung werden nicht erfasst.	Erfasst alle stages der Kalibrierung.
Fortsetzung…

Kalibrierung überspringen	Vollständige Kalibrierung
Hat die Fähigkeit, Daten zu speichern und abzurufen.	Beinhaltet Nivellierung, Entzerrung pro Bit usw.
Stellt die genaue Effizienz dar.
Board-Skew wird nicht berücksichtigt.

RTL-Simulation versus Hardwareimplementierung
Diese Tabelle hebt die wichtigsten Unterschiede zwischen der EMIF-Simulation und der Hardwareimplementierung hervor.
Tabelle 3. EMIF-RTL-Simulation im Vergleich zur Hardwareimplementierung

RTL-Simulation	Hardware-Implementierung
Nios®-Initialisierung und Kalibrierungscode werden parallel ausgeführt.	Die Nios-Initialisierung und der Kalibrierungscode werden nacheinander ausgeführt.
Schnittstellen geben cal_done-Signalsignal gleichzeitig in der Simulation aus.	Fitter-Operationen bestimmen die Reihenfolge der Kalibrierung, und Schnittstellen bestätigen cal_done nicht gleichzeitig.

Sie sollten RTL-Simulationen basierend auf Verkehrsmustern für die Anwendung Ihres Designs ausführen. Beachten Sie, dass die RTL-Simulation keine PCB-Trace-Verzögerungen modelliert, die zu einer Diskrepanz in der Latenz zwischen der RTL-Simulation und der Hardwareimplementierung führen können.

Simulation der externen Speicherschnittstellen-IP mit ModelSim

Dieses Verfahren zeigt, wie das EMIF-Design simuliert wird, zample.

1. Starten Sie die Mentor Graphics* ModelSim-Software und wählen Sie aus File ➤ Verzeichnis wechseln. Navigieren Sie innerhalb des generierten Designbeispiels zum Verzeichnis sim/ed_sim/mentorample Ordner.
2. Vergewissern Sie sich, dass das Transcript-Fenster unten auf dem Bildschirm angezeigt wird. Wenn das Transcript-Fenster nicht sichtbar ist, zeigen Sie es an, indem Sie darauf klicken View ➤ Abschrift.
3. Führen Sie im Transcript-Fenster source msim_setup.tcl aus.
4. Nachdem die Quelldatei msim_setup.tcl ausgeführt wurde, führen Sie ld_debug im Transcript-Fenster aus.
5. Überprüfen Sie nach Abschluss der Ausführung von ld_debug, ob das Fenster „Objekte“ angezeigt wird. Wenn das Fenster „Objekte“ nicht sichtbar ist, können Sie es durch Klicken anzeigen View ➤ Objekte.
6. Wählen Sie im Fenster „Objects“ die Signale aus, die Sie simulieren möchten, indem Sie mit der rechten Maustaste klicken und „Add Wave“ auswählen.
7. Nachdem Sie die Signale für die Simulation ausgewählt haben, führen Sie im Transcript-Fenster run -all aus. Die Simulation läuft, bis sie abgeschlossen ist.
8. Wenn die Simulation nicht sichtbar ist, klicken Sie auf View ➤ Winken.

Zugehörige Informationen

Intel Arria 10 EMIF IP – Speicher-IP simulieren

Pinbelegung für Intel Arria 10 EMIF IP

Dieses Thema enthält Richtlinien für die Pin-Platzierung.

Überview

Intel Arria 10 FPGAs haben die folgende Struktur:

• Jedes Gerät enthält 2 E/A-Spalten.
• Jede I/O-Spalte enthält bis zu 8 I/O-Bänke.
• Jede I/O-Bank enthält 4 Lanes.
• Jede Lane enthält 12 Allzweck-I/O (GPIO)-Pins.

Allgemeine Pin-Richtlinien

Die folgenden Punkte bieten allgemeine Pin-Richtlinien:

• Stellen Sie sicher, dass sich die Pins für eine gegebene externe Speicherschnittstelle in einer einzelnen E/A-Spalte befinden.
• Bankenübergreifende Schnittstellen müssen folgende Anforderungen erfüllen:
  • Die Bänke müssen nebeneinander liegen. Informationen zu benachbarten Bänken finden Sie im Intel Arria 10 External Memory Interfaces IP-Benutzerhandbuch.
  • Die Adress- und Befehlsbank muss sich in einer zentralen Bank befinden, um die Latenz zu minimieren. Wenn die Speicherschnittstelle eine gerade Anzahl von Bänken verwendet, können sich die Adress- und Befehlsbank in einer der beiden mittleren Bänke befinden.
• Unbenutzte Pins können als I/O-Pins für allgemeine Zwecke verwendet werden.
• Alle Adressen und Befehle sowie die zugehörigen Pins müssen sich in einer einzigen Bank befinden.
• Adress-, Befehls- und Daten-Pins können sich unter den folgenden Bedingungen eine Bank teilen:
  • Adress-, Befehls- und Daten-Pins können sich keine I/O-Lane teilen.
  • Nur eine unbenutzte E/A-Spur in der Adress- und Befehlsbank kann für Datenpins verwendet werden.

Tabelle 4. Allgemeine Pin-Einschränkungen

Signaltyp	Zwang
Daten-Strobe	Alle Signale, die zu einer DQ-Gruppe gehören, müssen sich in derselben E/A-Spur befinden.
Daten	Zugehörige DQ-Pins müssen sich in derselben I/O-Spur befinden. Für einen ordnungsgemäßen Betrieb müssen DM/DBI-Pins mit einem DQ-Pin gepaart werden. Bei Protokollen, die keine bidirektionalen Datenleitungen unterstützen, sollten Lesesignale getrennt von Schreibsignalen gruppiert werden.
Adresse und Befehl	Adress- und Befehls-Pins müssen sich an vordefinierten Stellen innerhalb einer I/O-Bank befinden.

Pin-Belegung
Wenn Sie bei der IP-Generierung ein Development Kit-Preset angewendet haben, werden alle Pinbelegungen für das Development Kit automatisch generiert und können in der .qsf-Datei überprüft werden. file das mit dem Design ex erzeugt wirdample.

Zugehörige Informationen

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP für DDR4
• Intel Arria 10 EMIF IP für QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP für QDR-IV
• Intel Arria 10 EMIF IP für RLDRAM 3
• Intel Arria 10 EMIF IP für LPDDR3

Kompilieren und Programmieren des Intel Arria 10 EMIF Design Example

Nachdem Sie die notwendigen Pinbelegungen in der .qsf file, können Sie das Design ex kompilierenample in der Intel Quartus Prime-Software.

1. Navigieren Sie zum Ordner Intel Quartus Prime, der das Design ex enthältample Verzeichnis.
2. Öffnen Sie das Intel Quartus Prime-Projekt file, (.qpf).
3. Um mit der Kompilierung zu beginnen, klicken Sie auf Verarbeitung ➤ Kompilierung starten. Der erfolgreiche Abschluss der Kompilierung generiert eine .sof file, wodurch das Design auf Hardware ausgeführt werden kann.
4. Um Ihr Gerät mit dem kompilierten Design zu programmieren, öffnen Sie den Programmierer, indem Sie auf Extras ➤ Programmierer klicken.
5. Klicken Sie im Programmiergerät auf Automatische Erkennung, um unterstützte Geräte zu erkennen.
6. Wählen Sie das Intel Arria 10-Gerät und wählen Sie dann Ändern File.
7. Navigieren Sie zur generierten ed_synth.sof file und wählen Sie Öffnen.
8. Klicken Sie auf „Start“, um mit der Programmierung des Intel Arria 10-Geräts zu beginnen. Wenn das Gerät erfolgreich programmiert wurde, sollte der Fortschrittsbalken oben rechts im Fenster 100 % (Erfolgreich) anzeigen.

Debuggen des Intel Arria 10 EMIF Design Example

Das EMIF Debug Toolkit unterstützt Sie beim Debuggen externer Speicherschnittstellendesigns. Mit dem Toolkit können Sie Lese- und Schreibränder anzeigen und Augendiagramme erstellen. Nachdem Sie das Intel Arria 10-Entwicklungskit programmiert haben, können Sie seine Funktion mit dem EMIF Debug Toolkit überprüfen.

1. Um das EMIF Debug Toolkit zu starten, navigieren Sie zu Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. Klicken Sie auf Verbindungen initialisieren.
3. Klicken Sie auf Projekt mit Gerät verknüpfen. Ein Fenster erscheint; Stellen Sie sicher, dass das richtige Gerät ausgewählt ist und dass die richtige .sof file ausgewählt ist.
4. Klicken Sie auf Speicherschnittstellenverbindung erstellen. Übernehmen Sie die Standardeinstellungen, indem Sie auf OK klicken.
5. Das Intel Arria 10-Entwicklungskit ist nun für die Verwendung mit dem EMIF Debug Toolkit eingerichtet und Sie können durch Doppelklicken auf die entsprechende Option einen der folgenden Berichte erstellen:

• Kalibrierung erneut durchführen. Erzeugt einen Kalibrierungsbericht, der den Kalibrierungsstatus pro DQ/DQS-Gruppe zusammen mit den Rändern für jeden DQ/DQS-Pin zusammenfasst.
• Treiber-Margining. Erzeugt einen Bericht, der die Lese- und Schreibgrenzen pro I/O-Pin zusammenfasst. Dies unterscheidet sich vom Kalibrierungs-Margining, da das Treiber-Margining eher während des Verkehrs im Benutzermodus als während der Kalibrierung erfasst wird
• Augendiagramm erstellen. Generiert Lese- und Schreib-Augendiagramme für jeden DQ-Pin basierend auf Kalibrierungsdatenmustern.
• Terminierung kalibrieren. Durchsucht verschiedene Abschlusswerte und meldet die Margins, die jeder Abschlusswert bereitstellt. Verwenden Sie diese Funktion, um die optimale Terminierung für die Speicherschnittstelle auszuwählen.

Design BspampBeschreibung für externe Speicherschnittstellen Intel Arria 10 FPGA IP

Wenn Sie Ihr EMIF-IP parametrisieren und generieren, können Sie festlegen, dass das System Verzeichnisse für Simulation und Synthese erstellt file Sätze, und generieren Sie die file setzt automatisch. Wenn Sie Simulation oder Synthese unter Bspampdas Design Files auf der Example Entwürfe erstellt das System eine vollständige Simulation file Satz oder eine vollständige Synthese file eingestellt, entsprechend Ihrer Auswahl.

Synthese Bspampdas Design

Die Synthese Bspample design enthält die Hauptblöcke, die in der Abbildung unten gezeigt werden.

• Ein Verkehrsgenerator, der ein synthetisierbares Avalon®-MM example-Treiber, der ein pseudozufälliges Lese- und Schreibmuster für eine parametrisierte Anzahl von Adressen implementiert. Der Verkehrsgenerator überwacht auch die aus dem Speicher gelesenen Daten, um sicherzustellen, dass sie mit den geschriebenen Daten übereinstimmen, und behauptet andernfalls einen Fehler.
• Eine Instanz der Speicherschnittstelle, die Folgendes umfasst:
  • Ein Speichercontroller, der zwischen der Avalon-MM-Schnittstelle und der AFI-Schnittstelle moderiert.
  • Der PHY, der als Schnittstelle zwischen dem Speichercontroller und externen Speichergeräten dient, um Lese- und Schreibvorgänge durchzuführen.

Abbildung 5. Synthese Bspampdas Design

Wenn Sie die Ping-Pong-PHY-Funktion verwenden, ist die Synthese exampDas le-Design umfasst zwei Verkehrsgeneratoren, die über zwei unabhängige Controller und einen gemeinsamen PHY Befehle an zwei unabhängige Speichergeräte ausgeben, wie in der folgenden Abbildung gezeigt.

Abbildung 6. Synthese Bspample Design für Ping Pong PHY

Wenn Sie RLDRAM 3 verwenden, ist der Verkehrsgenerator in der Synthese example design kommuniziert mithilfe von AFI direkt mit dem PHY, wie in der folgenden Abbildung gezeigt.
Abbildung 7. Synthese Bspample Design für RLDRAM 3 Interfaces

Notiz: Wenn einer oder mehrere der Parameter PLL Sharing Mode, DLL Sharing Mode oder OCT Sharing Mode auf einen anderen Wert als No Sharing eingestellt sind, wird die SyntheseampDas Dateidesign enthält zwei Verkehrsgenerator-/Speicherschnittstelleninstanzen. Die zwei Verkehrsgenerator-/Speicherschnittstelleninstanzen sind nur durch gemeinsame PLL/DLL/OCT-Verbindungen verbunden, wie durch die Parametereinstellungen definiert. Die Verkehrsgenerator-/Speicherschnittstelleninstanzen demonstrieren, wie Sie solche Verbindungen in Ihren eigenen Entwürfen herstellen können.

Notiz: Synthesefluss von Drittanbietern, wie im Benutzerhandbuch für Intel Quartus Prime Standard Edition beschrieben: Die Synthese von Drittanbietern ist kein unterstützter Fluss für EMIF-IP.
Zugehörige Informationen
Generieren des synthetisierbaren EMIF-Designs Bspample auf Seite 7

Simulation Bspampdas Design

Die Simulation Bspample design enthält die in der folgenden Abbildung gezeigten Hauptblöcke.

• Eine Instanz der Synthese example design. Wie im vorigen Abschnitt beschrieben, ist die Synthese example design enthält einen Verkehrsgenerator und eine Instanz der Speicherschnittstelle. Diese Blöcke verwenden standardmäßig abstrakte Simulationsmodelle, wo dies für eine schnelle Simulation geeignet ist.
• Ein Speichermodell, das als generisches Modell dient, das den Spezifikationen des Speicherprotokolls entspricht. Häufig stellen Speicheranbieter Simulationsmodelle für ihre spezifischen Speicherkomponenten bereit, die Sie von ihrem herunterladen können webStandorte.
• Ein Statusprüfer, der die Statussignale von der externen Speicherschnittstelle IP und dem Verkehrsgenerator überwacht, um einen Gesamtpass- oder Fehlerzustand zu signalisieren.

Abbildung 8. Simulation Bspampdas Design

Wenn Sie die Ping-Pong-PHY-Funktion verwenden, wird die Simulation zampDas le-Design umfasst zwei Verkehrsgeneratoren, die über zwei unabhängige Controller und einen gemeinsamen PHY Befehle an zwei unabhängige Speichergeräte ausgeben, wie in der folgenden Abbildung gezeigt.

Abbildung 9. Simulation Bspample Design für Ping Pong PHY

Wenn Sie RLDRAM 3 verwenden, ist der Verkehrsgenerator in der Simulation example design kommuniziert mithilfe von AFI direkt mit dem PHY, wie in der folgenden Abbildung gezeigt.

Abbildung 10. Simulation Bspample Design für RLDRAM 3 Interfaces

Zugehörige Informationen
Generieren des EMIF-Designs BspampDatei zur Simulation auf Seite 10

Example Designs Interface Tab

Der Parametereditor enthält eine Example Designs Tab, auf dem Sie Ihre Ex parametrisieren und generieren könnenample designs.l

Abbildung 11. BspampRegisterkarte „Designs“ im Parameter-Editor für externe Speicherschnittstellen

Verfügbar Bspample Designs Abschnitt
Mit dem Pulldown-Menü Design auswählen können Sie das gewünschte Beispiel auswählenample design. Derzeit ist EMIF Example Design ist die einzige verfügbare Option und ist standardmäßig ausgewählt.

Dokumentrevisionsverlauf für externe Speicherschnittstellen Intel Arria 10 FPGA IP Design Example Benutzerhandbuch

Dokumentversion	Intel Quartus Prime-Version	Änderungen
2021.03.29	21.1	• Im Example Design-Schnellstart Kapitel, Verweise auf den NCSim*-Simulator entfernt.
2018.09.24	18.1	• Aktualisierte Zahlen in der Generieren des synthetisierbaren EMIF-Designs Bspample Und Generieren des EMIF-Designs BspampDatei für Simulation Themen.
2018.05.07	18.0	• Dokumenttitel geändert von Externe Speicherschnittstellen für Intel Arria 10, IP-Design Example Benutzerhandbuch Zu Externe Speicherschnittstellen Intel Arria 10 FPGA IP Design Example Benutzerhandbuch. • Korrigierte Aufzählungspunkte in der Überview Abschnitt des Pinbelegung für Intel Arria 10 EMIF IP Thema.

Datum	Version	Änderungen
November 2017	2017.11.06	Erstveröffentlichung.

Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß Intels Standardgewährleistung, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen.

• Bei anderen Namen und Marken kann es sich um das Eigentum Dritter handeln.

Dokumente / Ressourcen

intel UG-20118 Externe Speicherschnittstellen Arria 10 FPGA IP Design Example [pdf] Benutzerhandbuch UG-20118 Externe Speicherschnittstellen Arria 10 FPGA IP Design Example, UG-20118, Externe Speicherschnittstellen Arria 10 FPGA IP Design Example, Schnittstellen Arria 10 FPGA IP Design Example, 10 FPGA IP Design Bspample

Verweise

• Bedienungsanleitung