intel UG-20118 Eksterne geheue koppelvlakke Arria 10 FPGA IP Ontwerp Example

Ontwerp Bvample Vinnige begingids vir eksterne geheue-koppelvlakke Intel® Arria® 10 FPGA IP

'n Nuwe koppelvlak en meer outomatiese ontwerp, bvample flow is beskikbaar vir Intel® Arria® 10 eksterne geheue-koppelvlakke.
Die ExampMet die ontwerp-oortjie in die parameterredigeerder kan u die skepping van sintese en simulasie spesifiseer file stelle wat jy kan gebruik om jou EMIF IP te valideer.
Jy kan 'n ex genereerample ontwerp spesifiek vir 'n Intel FPGA-ontwikkelingskit, of vir enige EMIF IP wat jy genereer.

Figuur 1. Algemene Ontwerp Bvample Werkstrome

Ontwerp Bvample

Figuur 2. Genereer 'n EMIF Example Ontwerp met 'n Intel Arria 10-ontwikkelingskit

Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg die werkverrigting van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.

• Ander name en handelsmerke kan as die eiendom van ander geëis word.

Skep 'n EMIF-projek

Vir die Intel Quartus® Prime sagteware weergawe 17.1 en later, moet jy 'n Intel Quartus Prime projek skep voordat jy die EMIF IP en ontwerp ex genereerample.

1. Begin die Intel Quartus Prime-sagteware en kies File ➤ Nuwe Project Wizard. Klik op Volgende.
2. Spesifiseer 'n gids en naam vir die projek wat jy wil skep. Klik op Volgende.
3. Verifieer dat Empty Project gekies is. Klik volgende twee keer.
4. Tik die toestelonderdeelnommer onder die Naamfilter.
5. Onder Beskikbare toestelle, kies die toepaslike toestel.
6. Klik Voltooi.

Genereer en konfigureer die EMIF IP

Die volgende stappe illustreer hoe om die EMIF IP te genereer en op te stel. Die stappe is soortgelyk, ongeag die geheueprotokol wat u teiken.

1. Kies Intel Arria 10 External Memory Interfaces in die IP Catalog-venster. (As die IP-katalogusvenster nie sigbaar is nie, kies View ➤ Nut Windows ➤ IP-katalogus.)
2. In die IP Parameter Editor, verskaf 'n entiteit naam vir die EMIF IP (die naam wat jy hier verskaf word die file naam vir die IP) en spesifiseer 'n gids. Klik Skep.
3. Die parameterredigeerder het verskeie oortjies waar jy parameters moet konfigureer om jou EMIF-implementering te weerspieël:

Intel Arria 10 EMIF Parameter Editor Riglyne

Tabel 1. EMIF Parameter Editor Riglyne

Parameter Editor Tab	Riglyne
Algemeen	Maak seker dat die volgende parameters korrek ingevoer is: • Die spoedgraad vir die toestel. • Die geheueklokfrekwensie. • Die PLL verwysing klok frekwensie.
Geheue	• Verwys na die datablad vir jou geheue toestel om die parameters op die Geheue oortjie. • Jy moet ook 'n spesifieke plek vir die ALERT#-pen invoer. (Slegs van toepassing op DDR4-geheueprotokol.)
Mem I/O	• Vir aanvanklike projekondersoeke, kan jy die verstekinstellings op die Mem I/O oortjie. • Vir gevorderde ontwerpbekragtiging, moet jy bordsimulasie uitvoer om optimale beëindiginginstellings af te lei.
FPGA I/O	• Vir aanvanklike projekondersoeke, kan jy die verstekinstellings op die FPGA I/O oortjie. • Vir gevorderde ontwerpvalidering, moet jy bordsimulasie met geassosieerde IBIS-modelle uitvoer om toepaslike I/O-standaarde te kies.
Mem Tydsberekening	• Vir aanvanklike projekondersoeke, kan jy die verstekinstellings op die Mem Tydsberekening oortjie. • Vir gevorderde ontwerpbekragtiging, moet jy parameters volgens jou geheuetoestel se datablad invoer.
Raad	• Vir aanvanklike projekondersoeke, kan jy die verstekinstellings op die Raad oortjie. • Vir gevorderde ontwerpbekragtiging en akkurate tydsberekening sluiting, moet jy bordsimulasie uitvoer om akkurate intersimboolinterferensie (ISI)/oorspraak en bord- en pakketskewe inligting af te lei, en dit op die Raad oortjie.
Beheerder	Stel die beheerderparameters in volgens die gewenste konfigurasie en gedrag vir jou geheuebeheerder.
Diagnostiek	Jy kan die parameters op die gebruik Diagnostiek oortjie om te help met die toets en ontfouting van jou geheue-koppelvlak.
Example Ontwerpe	Die Example Ontwerpe oortjie laat jou ontwerp bvamples vir sintese en vir simulasie. Die gegenereerde ontwerp bvample is 'n volledige EMIF-stelsel wat bestaan ​​uit die EMIF IP en 'n drywer wat ewekansige verkeer genereer om die geheue-koppelvlak te valideer.

Vir gedetailleerde inligting oor individuele parameters, verwys na die toepaslike hoofstuk vir jou geheue protokol in die Intel Arria 10 External Memory Interfaces IP User Guide.

Genereer die sintetiseerbare EMIF-ontwerp Example

Vir die Intel Arria 10-ontwikkelingsstelle is daar voorafinstellings wat die EMIF IP outomaties parameteriseer en pinouts vir die spesifieke bord genereer.

1. Verifieer dat die Voorinstellings-venster sigbaar is. As die Voorinstellings-venster nie sigbaar is nie, vertoon dit deur te kies View ➤ Voorinstellings.
2. In die Voorinstellings-venster, kies die toepaslike ontwikkelingskit-voorinstelling en klik Toepas.
3. Stel die EMIF IP op en klik Genereer Example Ontwerp in die regter boonste hoek van die venster.
4. Spesifiseer 'n gids vir die EMIF-ontwerp, bvample en klik OK. Suksesvolle generering van die EMIF-ontwerp, bvample skep die volgende files onder 'n Wii-gids.

Figuur 3. Gegenereerde sintetiseerbare ontwerp Bvample File Struktuur

Let wel: As jy nie die Simulasie of Sintese merkblokkie kies nie, sal die bestemmingsgids Platform Designer-ontwerp bevat files, wat nie direk deur die Intel Quartus Prime-sagteware saamgestel kan word nie, maar kan wees viewgeredigeer of geredigeer onder die platformontwerper. In hierdie situasie kan jy die volgende opdragte uitvoer om sintese en simulasie te genereer file stelle.

• Om 'n saamstelbare projek te skep, moet jy die quartus_sh -t make_qii_design.tcl script in die bestemmingsgids laat loop.
• Om 'n simulasieprojek te skep, moet jy die quartus_sh -t make_sim_design.tcl script in die bestemmingsgids laat loop.
• Die Kies bord-aftreklys in hierdie afdeling pas die toepaslike ontwikkelingskit-penopdragte toe op die eksampontwerp.
• Hierdie instelling is slegs beskikbaar wanneer jy die Sintese-merkblokkie in die Example Ontwerp Filese afdeling.
• Hierdie instelling moet ooreenstem met die toegepaste ontwikkelingskit teenwoordig, anders verskyn 'n foutboodskap.
• As die waarde Geen in die Kies bord-aftreklys verskyn, dui dit aan dat die huidige parameterkeuses nie ooreenstem met enige ontwikkelingstel-konfigurasies nie. U kan 'n ontwikkelingstel-spesifieke IP en verwante parameterinstellings toepas deur een van die voorafinstellings uit die voorafingestelde biblioteek te kies. Wanneer jy 'n voorafinstelling toepas, word die huidige IP en ander parameterinstellings gestel om by die geselekteerde voorafinstelling te pas. As jy jou huidige instellings wil stoor, moet jy dit doen voordat jy 'n voorafinstelling kies. As jy wel 'n voorafinstelling kies sonder om jou vorige instellings te stoor, kan jy altyd die nuwe voorafinstellings onder 'n ander naam stoor
• As jy die example ontwerp vir gebruik op jou eie bord, stel Kies bord op Geen, genereer die example ontwerp, en voeg dan pen-liggingbeperkings by.

Verwante inligting

• Sintese Bvample Ontwerp op bladsy 17
• Intel Arria 10 EMIF IP-parameterbeskrywings vir DDR3
• Intel Arria 10 EMIF IP-parameterbeskrywings vir DDR4
• Intel Arria 10 EMIF IP-parameterbeskrywings vir QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP-parameterbeskrywings vir QDR-IV
• Intel Arria 10 EMIF IP-parameterbeskrywings vir RLDRAM 3
• Intel Arria 10 EMIF IP-parameterbeskrywings vir LPDDR3

Genereer die EMIF-ontwerp Example vir Simulasie

Vir die Intel Arria 10-ontwikkelingsstelle is daar voorafinstellings wat die EMIF IP outomaties parameteriseer en pinouts vir die spesifieke bord genereer.

1. Verifieer dat die Voorinstellings-venster sigbaar is. As die Voorinstellings-venster nie sigbaar is nie, vertoon dit deur te kies View ➤ Voorinstellings.
2. In die Voorinstellings-venster, kies die toepaslike ontwikkelingskit-voorinstelling en klik Toepas.
3. Stel die EMIF IP op en klik Genereer Example Ontwerp in die regter boonste hoek van die venster.
4. Spesifiseer 'n gids vir die EMIF-ontwerp, bvample en klik OK.

Suksesvolle generering van die EMIF-ontwerp, bvample skep veelvuldige file stelle vir verskeie ondersteunde simulators, onder 'n sim/ed_sim-gids.
Figuur 4. Gegenereerde Simulasie Ontwerp Bvample File Struktuur

Let wel: As jy nie die Simulasie of Sintese merkblokkie kies nie, sal die bestemmingsgids Platform Designer-ontwerp bevat files, wat nie direk deur die Intel Quartus Prime-sagteware saamgestel kan word nie, maar kan wees viewgeredigeer of geredigeer onder die platformontwerper. In hierdie situasie kan jy die volgende opdragte uitvoer om sintese en simulasie te genereer file stelle.

• Om 'n saamstelbare projek te skep, moet jy die quartus_sh -t make_qii_design.tcl script in die bestemmingsgids laat loop.
• Om 'n simulasieprojek te skep, moet jy die quartus_sh -t make_sim_design.tcl script in die bestemmingsgids laat loop.

Verwante inligting

• Simulasie Bvample Ontwerp op bladsy 19
• Intel Arria 10 EMIF IP – Simuleer geheue IP

Simulasie versus hardeware-implementering

Vir eksterne geheue-koppelvlaksimulasie kan jy óf slaan kalibrasie óf volle kalibrasie op die Diagnostics-oortjie tydens IP-generering kies.
EMIF-simulasiemodelle
Hierdie tabel vergelyk die eienskappe van die skip-kalibrasie- en volledige kalibrasie-modelle.
Tabel 2. EMIF-simulasiemodelle: Slaan Kalibrasie oor teenoor Volle Kalibrasie

Slaan kalibrasie oor	Volledige kalibrasie
Simulasie op stelselvlak wat op gebruikerslogika fokus.	Geheue-koppelvlaksimulasie wat op kalibrasie fokus.
Besonderhede van kalibrasie word nie vasgelê nie.	Vang alle stages van kalibrasie.
voortgesit …

Slaan kalibrasie oor	Volledige kalibrasie
Het die vermoë om data te stoor en te herwin.	Sluit nivellering, per-bit deskew, ens.
Verteenwoordig akkurate doeltreffendheid.
Neem nie bordskeef in ag nie.

RTL Simulasie Versus Hardeware Implementering
Hierdie tabel beklemtoon sleutelverskille tussen EMIF-simulasie en hardeware-implementering.
Tabel 3. EMIF RTL Simulasie Versus Hardeware Implementering

RTL Simulasie	Hardeware-implementering
Nios® inisialisering en kalibrasiekode word parallel uitgevoer.	Nios-inisialisering en kalibrasiekode word opeenvolgend uitgevoer.
Interfaces beweer cal_done sein sein gelyktydig in simulasie.	Fitteroperasies bepaal die volgorde van kalibrasie, en koppelvlakke beweer nie gelyktydig cal_done nie.

Jy moet RTL-simulasies laat loop wat gebaseer is op verkeerspatrone vir jou ontwerp se toepassing. Let daarop dat RTL-simulasie nie PCB-spoorvertragings modelleer nie, wat 'n verskil in latensie tussen RTL-simulasie en hardeware-implementering kan veroorsaak.

Simulering van eksterne geheue-koppelvlak IP met ModelSim

Hierdie prosedure wys hoe om die EMIF-ontwerp te simuleer, bvample.

1. Begin die Mentor Graphics* ModelSim-sagteware en kies File ➤ Verander gids. Navigeer na die sim/ed_sim/mentor gids binne die gegenereerde ontwerp bvampdie gids.
2. Verifieer dat die Transkripsie-venster onderaan die skerm vertoon word. As die Transkripsie-venster nie sigbaar is nie, vertoon dit deur te klik View ➤ Transkripsie.
3. In die Transkripsie-venster, voer bron msim_setup.tcl uit.
4. Nadat bron msim_setup.tcl klaar geloop het, hardloop ld_debug in die Transkripsie-venster.
5. Nadat ld_debug klaar geloop het, verifieer dat die Objects-venster vertoon word. As die Objects-venster nie sigbaar is nie, vertoon dit deur te klik View ➤ Voorwerpe.
6. In die Objects-venster, kies die seine wat jy wil simuleer deur met die rechtermuisknop te klik en Voeg Golf by te kies.
7. Nadat jy klaar is met die kies van die seine vir simulasie, voer run -all in die Transkripsie-venster uit. Die simulasie loop totdat dit voltooi is.
8. As die simulasie nie sigbaar is nie, klik View ➤ Golf.

Verwante inligting

Intel Arria 10 EMIF IP – Simuleer geheue IP

Penplasing vir Intel Arria 10 EMIF IP

Hierdie onderwerp verskaf riglyne vir penplasing.

verbyview

Intel Arria 10 FPGA's het die volgende struktuur:

• Elke toestel bevat 2 I/O-kolomme.
• Elke I/O-kolom bevat tot 8 I/O-banke.
• Elke I/O-bank bevat 4 bane.
• Elke baan bevat 12 algemene I/O (GPIO) penne.

Algemene speldriglyne

Die volgende punte verskaf algemene pen riglyne:

• Maak seker dat die penne vir 'n gegewe eksterne geheue-koppelvlak binne 'n enkele I/O-kolom is.
• Koppelvlakke wat oor verskeie banke strek, moet aan die volgende vereistes voldoen:
  • Die banke moet langs mekaar wees. Vir inligting oor aangrensende banke, verwys na die Intel Arria 10 External Memory Interfaces IP User Guide.
  • Die adres- en bevelbank moet in 'n middelbank wees om latensie te verminder. As die geheue-koppelvlak 'n ewe aantal banke gebruik, kan die adres- en opdragbank in enige van die twee middelbanke wees.
• Ongebruikte penne kan as algemene I/O-penne gebruik word.
• Alle adres en opdrag en gepaardgaande penne moet binne 'n enkele bank wees.
• Adres- en bevel- en datapenne kan 'n bank onder die volgende voorwaardes deel:
  • Adres- en bevel- en datapenne kan nie 'n I/O-baan deel nie.
  • Slegs 'n ongebruikte I/O-baan in die adres- en opdragbank kan vir datapennetjies gebruik word.

Tabel 4. Algemene penbeperkings

Sein Tipe	Beperking
Data Strobe	Alle seine wat aan 'n DQ-groep behoort, moet in dieselfde I/O-baan wees.
Data	Verwante DQ-penne moet in dieselfde I/O-baan wees. DM/DBI-penne moet met 'n DQ-pen gepaar word vir behoorlike werking. Vir protokolle wat nie tweerigtingdatalyne ondersteun nie, moet leesseine apart van skryfseine gegroepeer word.
Adres en bevel	Adres- en opdragpennetjies moet in voorafbepaalde liggings binne 'n I/O-bank wees.

Speldopdragte vas
As jy 'n ontwikkelingskit-voorafstelling toegepas het tydens IP-generering, word alle pentoewysings vir die ontwikkelingstel outomaties gegenereer en kan dit in die .qsf geverifieer word file wat gegenereer word met die ontwerp bvample.

Verwante inligting

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP vir DDR4
• Intel Arria 10 EMIF IP vir QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP vir QDR-IV
• Intel Arria 10 EMIF IP vir RLDRAM 3
• Intel Arria 10 EMIF IP vir LPDDR3

Samestelling en programmering van die Intel Arria 10 EMIF Design Example

Nadat jy die nodige pen-opdragte in die .qsf file, kan jy die ontwerp saamstel bvample in die Intel Quartus Prime-sagteware.

1. Gaan na die Intel Quartus Prime-lêergids wat die ontwerp bvampdie gids.
2. Maak die Intel Quartus Prime-projek oop file, (.qpf).
3. Om samestelling te begin, klik Verwerking ➤ Begin samestelling. Die suksesvolle voltooiing van samestelling genereer 'n .sof file, wat die ontwerp in staat stel om op hardeware te loop.
4. Om jou toestel met die saamgestelde ontwerp te programmeer, maak die programmeerder oop deur Tools ➤ Programmer te klik.
5. In die programmeerder, klik Auto Detect om ondersteunde toestelle op te spoor.
6. Kies die Intel Arria 10-toestel en kies dan Verander File.
7. Navigeer na die gegenereerde ed_synth.sof file en kies Open.
8. Klik Start om die Intel Arria 10-toestel te begin programmeer. Wanneer die toestel suksesvol geprogrammeer is, moet die vorderingsbalk regs bo in die venster 100% (Suksesvol) aandui.

Ontfouting van die Intel Arria 10 EMIF Design Example

Die EMIF Debug Toolkit is beskikbaar om te help met die ontfouting van eksterne geheue-koppelvlakontwerpe. Die gereedskapstel laat jou toe om lees- en skryfmarges te vertoon en oogdiagramme te genereer. Nadat jy die Intel Arria 10-ontwikkelingskit geprogrammeer het, kan jy die werking daarvan verifieer met behulp van die EMIF Debug Toolkit.

1. Om die EMIF Debug Toolkit te begin, navigeer na Tools ➤ System Debug Tools ➤ Eksterne Geheue Interface Toolkit.
2. Klik Initialiseer verbindings.
3. Klik Koppel projek aan toestel. 'n Venster verskyn; verifieer dat die korrekte toestel gekies is en dat die korrekte .sof file gekies word.
4. Klik Skep geheue-koppelvlakverbinding. Aanvaar die verstekinstellings deur op OK te klik.
5. Die Intel Arria 10-ontwikkelingskit is nou opgestel om saam met die EMIF Debug Toolkit te funksioneer, en jy kan enige van die volgende verslae genereer deur op die ooreenstemmende opsie te dubbelklik:

• Herlaai kalibrasie. Produseer 'n kalibrasieverslag wat die kalibrasiestatus per DQ/DQS-groep saam met die marges vir elke DQ/DQS-pen opsom.
• Bestuurder-marginering. Maak 'n verslag wat die lees- en skryfmarges per I/O-pen opsom. Dit verskil van kalibrasiemarginering omdat bestuurdermarginering tydens gebruikersmodusverkeer vasgevang word eerder as tydens kalibrasie
• Genereer oogdiagram. Genereer lees- en skryf-oogdiagramme vir elke DQ-pen gebaseer op kalibrasiedatapatrone.
• Kalibreer beëindiging. Vee verskillende beëindigingswaardes uit en rapporteer die marges wat elke beëindigingswaarde verskaf. Gebruik hierdie kenmerk om te help om die optimale beëindiging vir die geheue-koppelvlak te kies.

Ontwerp Bvample Beskrywing vir eksterne geheue-koppelvlakke Intel Arria 10 FPGA IP

Wanneer jy jou EMIF IP parameteriseer en genereer, kan jy spesifiseer dat die stelsel gidse vir simulasie en sintese skep file stelle, en genereer die file stel outomaties in. As jy Simulasie of Sintese kies onder Bvample Ontwerp Files op die ExampIn die ontwerp-oortjie, skep die stelsel 'n volledige simulasie file stel of 'n volledige sintese file stel, in ooreenstemming met jou keuse.

Sintese Bvample Ontwerp

Die sintese bvample ontwerp bevat die hoofblokke wat in die figuur hieronder getoon word.

• 'n Verkeersgenerator, wat 'n sintetiseerbare Avalon®-MM example bestuurder wat 'n pseudo-ewekansige patroon van lees en skryf na 'n geparameteriseerde aantal adresse implementeer. Die verkeersgenerator monitor ook die data wat uit die geheue gelees word om te verseker dat dit ooreenstem met die geskrewe data en beweer andersins 'n mislukking.
• 'n Voorbeeld van die geheue-koppelvlak, wat insluit:
  • 'n Geheuebeheerder wat modereer tussen die Avalon-MM-koppelvlak en die AFI-koppelvlak.
  • Die PHY, wat dien as 'n koppelvlak tussen die geheuebeheerder en eksterne geheuetoestelle om lees- en skryfbewerkings uit te voer.

Figuur 5. Sintese Bvample Ontwerp

As jy die Ping Pong PHY-funksie gebruik, sal die sintese bvample-ontwerp sluit in twee verkeersgenerators wat opdragte aan twee onafhanklike geheuetoestelle uitreik deur twee onafhanklike beheerders en 'n gemeenskaplike PHY, soos in die volgende figuur getoon.

Figuur 6. Sintese Bvample Ontwerp vir tafeltennis PHY

As jy RLDRAM 3 gebruik, sal die verkeersgenerator in die sintese bvample ontwerp kommunikeer direk met die PHY deur AFI te gebruik, soos in die volgende figuur getoon.
Figuur 7. Sintese Bvample Ontwerp vir RLDRAM 3-koppelvlakke

Let wel: As een of meer van die PLL-deelmodus-, DLL-deelmodus- of OCT-deelmodusparameters op enige ander waarde as Geen deling gestel is, sal die sintese bv.ample-ontwerp sal twee verkeersgenerator/geheue-koppelvlakgevalle bevat. Die twee verkeersgenerator/geheue-koppelvlakgevalle is slegs verwant deur gedeelde PLL/DLL/OCT-verbindings soos gedefinieer deur die parameterinstellings. Die verkeersgenerator/geheue-koppelvlakgevalle demonstreer hoe jy sulke verbindings in jou eie ontwerpe kan maak.

Let wel: Derdeparty-sintesevloei soos beskryf in Intel Quartus Prime Standard Edition Gebruikersgids: Derdeparty-sintese is nie 'n ondersteunde vloei vir EMIF IP nie.
Verwante inligting
Genereer die sintetiseerbare EMIF-ontwerp Exampop bladsy 7

Simulasie Bvample Ontwerp

Die simulasie bvample ontwerp bevat die hoofblokke wat in die volgende figuur getoon word.

• 'n Voorbeeld van die sintese bvampdie ontwerp. Soos beskryf in die vorige afdeling, is die sintese bvample-ontwerp bevat 'n verkeersgenerator en 'n voorbeeld van die geheue-koppelvlak. Hierdie blokke verstek na abstrakte simulasiemodelle waar toepaslik vir vinnige simulasie.
• 'n Geheuemodel, wat dien as 'n generiese model wat aan die geheueprotokolspesifikasies voldoen. Geheueverkopers verskaf gereeld simulasiemodelle vir hul spesifieke geheuekomponente wat jy van hulle kan aflaai webwerwe.
• 'n Statuskontroleerder, wat die statusseine van die eksterne geheue-koppelvlak IP en die verkeersgenerator monitor, om 'n algehele slaag- of mislukkingstoestand aan te dui.

Figuur 8. Simulasie Bvample Ontwerp

As jy die Ping Pong PHY-funksie gebruik, sal die simulasie-bvample-ontwerp sluit in twee verkeersgenerators wat opdragte aan twee onafhanklike geheuetoestelle uitreik deur twee onafhanklike beheerders en 'n gemeenskaplike PHY, soos in die volgende figuur getoon.

Figuur 9. Simulasie Bvample Ontwerp vir tafeltennis PHY

As jy RLDRAM 3 gebruik, sal die verkeersgenerator in die simulasie bvample ontwerp kommunikeer direk met die PHY deur AFI te gebruik, soos in die volgende figuur getoon.

Figuur 10. Simulasie Bvample Ontwerp vir RLDRAM 3-koppelvlakke

Verwante inligting
Genereer die EMIF-ontwerp Example vir Simulasie op bladsy 10

Example Ontwerpe-koppelvlak-oortjie

Die parameterredigeerder bevat 'n Example Ontwerpe-oortjie waarmee u u ex kan parameteriseer en genereerample ontwerpe.l

Figuur 11. Eksample Ontwerpe-oortjie in die Eksterne Memory Interfaces Parameter Editor

Beskikbaar Bvample Ontwerpe-afdeling
Die Kies ontwerp-aftreklys laat jou toe om die gewenste exampdie ontwerp. Tans is EMIF Example Ontwerp is die enigste beskikbare keuse, en word by verstek gekies.

Dokumenthersieningsgeskiedenis vir eksterne geheue-koppelvlakke Intel Arria 10 FPGA IP-ontwerp Example Gebruikersgids

Dokument weergawe	Intel Quartus Prime weergawe	Veranderinge
2021.03.29	21.1	• In die Example Ontwerp Vinnige Begin hoofstuk, het verwysings na die NCSim*-simulator verwyder.
2018.09.24	18.1	• Bygewerkte syfers in die Genereer die sintetiseerbare EMIF-ontwerp Example en Genereer die EMIF-ontwerp Example vir Simulasie onderwerpe.
2018.05.07	18.0	• Veranderde dokumenttitel vanaf Intel Arria 10 Eksterne geheue-koppelvlakke IP-ontwerp Example Gebruikersgids aan Eksterne geheue-koppelvlakke Intel Arria 10 FPGA IP-ontwerp Example Gebruikersgids. • Korrigeer kolpunte in die verbyview afdeling van die Penplasing vir Intel Arria 10 EMIF IP onderwerp.

Datum	Weergawe	Veranderinge
November 2017	2017.11.06	Aanvanklike vrystelling.

Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.

• Ander name en handelsmerke kan as die eiendom van ander geëis word.

Dokumente / Hulpbronne

intel UG-20118 Eksterne geheue koppelvlakke Arria 10 FPGA IP Ontwerp Example [pdf] Gebruikersgids UG-20118 Eksterne geheue-koppelvlakke Arria 10 FPGA IP-ontwerp Example, UG-20118, Eksterne Geheue Interfaces Arria 10 FPGA IP Design Example, Interfaces Arria 10 FPGA IP Design Example, 10 FPGA IP Ontwerp Example

Verwysings

• Gebruikershandleiding