英特爾 UG-20118 外部存儲器接口 Arria 10 FPGA IP 設計實例ample

設計防爆amp外部記憶體介面快速入門指南英特爾® Arria® 10 FPGA IP

新界面和更自動化的設計前amp此流程可用於英特爾® Arria® 10 外部記憶體介面。
前任ample 參數編輯器中的 Designs 選項卡允許您指定合成和模擬的創建 file 可用於驗證 EMIF IP 的設定。
你可以產生一個前任amp專為英特爾 FPGA 開發套件或您生成的任何 EMIF IP 設計的文件。

圖 1. 一般設計實例amp工作流程

設計防爆ample

圖 2. 生成 EMIF Examp使用 Intel Arria 10 開發套件進行設計

英特爾公司。 版權所有。 英特爾、英特爾標識和其他英特爾標誌是英特爾公司或其子公司的商標。 英特爾根據英特爾的標准保證保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。 除非英特爾明確書面同意，否則英特爾不承擔因應用或使用此處描述的任何信息、產品或服務而產生的任何責任或義務。 建議英特爾客戶在依賴任何已發布的信息以及下訂單購買產品或服務之前獲取最新版本的設備規格。

• 其他名稱和品牌可能被聲稱為其他人的財產。

創建 EMIF 項目

對於英特爾 Quartus® Prime 軟件版本 17.1 及更高版本，您必須在生成 EMIF IP 和設計前創建一個英特爾 Quartus Prime 項目amp勒。

1. 啟動 Intel Quartus Prime 軟件並選擇 File ➤ 新建項目嚮導。 點擊下一步。
2. 指定要建立的項目的目錄和名稱。點擊下一步。
3. 驗證是否選擇了空項目。 單擊下一步兩次。
4. 在名稱過濾器下，輸入設備零件號碼。
5. 在可用設備下，選擇適當的設備。
6. 按一下“完成”。

生成和配置 EMIF IP

以下步驟說明如何產生和設定 EMIF IP。無論您的目標是什麼記憶體協議，這些步驟都是相似的。

1. 在 IP Catalog 視窗中，選擇 Intel Arria 10External Memory Interfaces。 （如果 IP 目錄視窗不可見，請選擇 View ➤ 實用程序窗口 ➤ IP 目錄。）
2. 在 IP Parameter Editor 中，為 EMIF IP 提供實體名稱（您在此處提供的名稱將成為 file IP 的名稱）並指定一個目錄。 單擊創建。
3. 參數編輯器有多個選項卡，您必須在其中配置參數以反映您的 EMIF 實現：

Intel Arria 10 EMIF 參數編輯器指南

表 1. EMIF 參數編輯器指南

參數編輯器選項卡	指南
一般的	確保正確輸入以下參數： • 設備的速度等級。 • 內存時鐘頻率。 • PLL 參考時鐘頻率。
記憶	• 請參閱儲存設備的資料表以輸入參數 記憶 選項卡。 • 您還應該為 ALERT# 引腳輸入一個特定位置。 （僅適用於 DDR4 內存協議。）
記憶體 輸入/輸出	• 對於初始項目調查，您可以使用默認設置 內存輸入輸出 選項卡。 • 對於高級設計驗證，您應該執行電路板仿真以獲得最佳端接設置。
FPGA輸入/輸出	• 對於初始項目調查，您可以使用默認設置 FPGA輸入/輸出 選項卡。 • 對於高級設計驗證，您應該使用相關的 IBIS 模型執行電路板仿真以選擇適當的 I/O 標準。
內存時序	• 對於初始項目調查，您可以使用默認設置 內存時序 選項卡。 • 對於進階設計驗證，您應該根據儲存裝置的資料表輸入參數。
木板	• 對於初始項目調查，您可以使用默認設置 木板 選項卡。 • 對於高級設計驗證和準確的時序收斂，您應該執行電路板仿真以獲得準確的符號間干擾 (ISI)/串擾以及電路板和封裝偏斜信息，並將其輸入到 木板 選項卡。
控制器	根據內存控制器所需的配置和行為設置控制器參數。
診斷	您可以使用上的參數 診斷 選項卡以協助測試和調試您的內存接口。
Examp設計	這 Examp設計 選項卡可讓您生成設計前amp用於綜合和模擬的文件。 生成的設計前ample 是一個完整的 EMIF 系統，由 EMIF IP 和生成隨機流量以驗證內存接口的驅動程序組成。

有關各個參數的詳細信息，請參閱《Arria 10 外部記憶體介面 IP 使用者指南》中適合您的記憶體協定的章節。

生成可綜合 EMIF 設計示例ample

對於 Intel Arria 10 開發套件，有一些預設可以自動參數化 EMIF IP 並產生特定板的引腳排列。

1. 驗證預設視窗是否可見。如果「預設」視窗不可見，請透過選擇來顯示它 View ➤ 預設。
2. 在「預設」視窗中，選擇適當的開發套件預設，然後按一下「套用」。
3. 配置 EMIF IP 並點擊 Generate Example 設計在窗口的右上角。
4. 為 EMIF design ex 指定一個目錄amp文件，然後單擊“確定”。 成功生成 EMIF design example 創建以下內容 file位於 Wii 目錄下。

圖 3. 生成的可綜合設計實例ample File 結構

筆記： 如果您不選擇 Simulation 或 Synthesis 複選框，目標目錄將包含 Platform Designer 設計 files，它們不能直接由 Intel Quartus Prime 軟件編譯，但可以 view在平台設計器下編輯或編輯。在這種情況下，您可以執行以下命令來產生綜合和仿真 file 套。

• 要創建可編譯工程，您必須在目標目錄中運行 quartus_sh -t make_qii_design.tcl 腳本。
• 要創建仿真項目，您必須在目標目錄中運行 quartus_sh -t make_sim_design.tcl 腳本。
• 本節中的選擇板下拉清單將適當的開發套件引腳分配應用於前amp設計。
• 只有當您在 Ex 中開啟 Synthesis 複選框時，此設定才可用。amp設計 Files部分。
• 此設定必須與目前應用的開發套件匹配，否則會出現錯誤訊息。
• 如果 Select board 下拉清單中出現 None 值，則表示目前參數選擇與任何開發套件配置都不符。您可以透過從預設庫中選擇一個預設來套用開發套件特定的 IP 和相關參數設定。套用預設時，目前 IP 和其他參數設定將設定為與所選預設相符。如果您想要儲存目前設置，則應在選擇預設之前執行此操作。如果您在沒有儲存先前的設定的情況下選擇了預設，則可以隨時以不同的名稱儲存新的預設設定
• 如果你想生成 examp要在您自己的板上使用的檔案設計，將“選擇板”設為“無”，產生 example 設計，然後新增引腳位置約束。

相關資訊

• 合成器amp第 17 頁的設計
• DDR10 的 Intel Arria 3 EMIF IP 參數描述
• DDR10 的 Intel Arria 4 EMIF IP 參數描述
• QDRII/II+/Xtreme 的 Intel Arria 10 EMIF IP 參數描述
• QDR-IV 的 Intel Arria 10 EMIF IP 參數描述
• RLDRAM 10 的 Intel Arria 3 EMIF IP 參數描述
• LPDDR10 的 Intel Arria 3 EMIF IP 參數描述

生成 EMIF 設計示例amp模擬文件

對於 Intel Arria 10 開發套件，有一些預設可以自動參數化 EMIF IP 並產生特定板的引腳排列。

1. 驗證預設視窗是否可見。如果「預設」視窗不可見，請透過選擇來顯示它 View ➤ 預設。
2. 在「預設」視窗中，選擇適當的開發套件預設，然後按一下「套用」。
3. 配置 EMIF IP 並點擊 Generate Example 設計在窗口的右上角。
4. 為 EMIF design ex 指定一個目錄amp文件，然後單擊“確定”。

成功生成 EMIF design example 創建多個 file 在 sim/ed_sim 目錄下為各種支持的模擬器設置。
圖 4. 生成的仿真設計實例ample File 結構

注意：如果您沒有選擇 Simulation 或 Synthesis 複選框，目標目錄將包含 Platform Designer 設計 files，它們不能直接由 Intel Quartus Prime 軟件編譯，但可以 view在 Platform Designer 下編輯或編輯。 在這種情況下，您可以運行以下命令來生成綜合和仿真 file 套。

• 要創建可編譯工程，您必須在目標目錄中運行 quartus_sh -t make_qii_design.tcl 腳本。
• 要創建仿真項目，您必須在目標目錄中運行 quartus_sh -t make_sim_design.tcl 腳本。

相關資訊

• 仿真Examp第 19 頁的設計
• Intel Arria 10 EMIF IP – 類比記憶體 IP

仿真與硬件實現

對於外部存儲器接口仿真，您可以在 IP 生成期間在 Diagnostics 選項卡上選擇跳過校准或完全校準。
EMIF 仿真模型
此表比較了跳過校準和完整校準模型的特性。
表 2. EMIF 仿真模型：跳過校準與完全校準

跳過校準	全面校準
以用戶邏輯為重點的系統級仿真。	以校準為重點的內存接口仿真。
未捕獲校準細節。	捕獲所有 stages 校準。
持續…

跳過校準	全面校準
具有存儲和檢索數據的能力。	包括調平、每比特去偏移等。
代表準確的效率。
不考慮電路板偏斜。

RTL 仿真與硬件實現
此表突出顯示了 EMIF 仿真和硬件實現之間的主要區別。
表 3. EMIF RTL 仿真與硬件實現

RTL 仿真	硬件實現
Nios® 初始化和校準代碼並行執行。	Nios 初始化和校準代碼順序執行。
接口在仿真中同時斷言 cal_done 信號信號。	Fitter 操作確定校準順序，並且接口不會同時斷言 cal_done。

您應該根據設計應用程序的流量模式運行 RTL 仿真。 請注意，RTL 仿真不會對 PCB 走線延遲進行建模，這可能會導致 RTL 仿真和硬件實現之間的延遲差異。

使用 ModelSim 仿真外部存儲器接口 IP

此過程顯示如何模擬 EMIF 設計前amp勒。

1. 啟動 Mentor Graphics* ModelSim 軟件並選擇 File ➤ 更改目錄。 導航到生成的設計示例中的 sim/ed_sim/mentor 目錄amp文件夾。
2. 確認成績單窗口顯示在屏幕底部。 如果 Transcript 窗口不可見，請單擊 View ➤ 成績單。
3. 在 Transcript 窗口中，運行 source msim_setup.tcl。
4. source msim_setup.tcl 完成運行後，在 Transcript 窗口中運行 ld_debug。
5. ld_debug 完成運行後，驗證是否顯示了“對象”窗口。 如果對象窗口不可見，請通過單擊顯示它 View ➤ 對象。
6. 在“物件”視窗中，透過右鍵單擊並選擇“新增波形”來選擇要模擬的訊號。
7. 選擇完類比訊號後，在 Transcript 視窗中執行 run -all。模擬將一直運行直至完成。
8. 如果模擬不可見，請單擊 View ➤ 波浪。

相關資訊

Intel Arria 10 EMIF IP – 類比記憶體 IP

Intel Arria 10 EMIF IP 的腳位佈局

本主題提供引腳放置指南。

超過view

Intel Arria 10 FPGA 有以下結構：

• 每個裝置包含 2 個 I/O 欄位。
• 每個 I/O 列最多包含 8 個 I/O bank。
• 每個 I/O bank 包含 4 個通道。
• 每個通道包含 12 個通用 I/O (GPIO) 引腳。

一般引腳指南

以下幾點提供了一般的引腳指南：

• 確保給定外部存儲器接口的引腳位於單個 I/O 列中。
• 跨多個銀行的接口必須滿足以下要求：
  • 銀行必須彼此相鄰。有關相鄰儲存體的信息，請參閱《Arria 10 外部記憶體介面 IP 使用者指南》。
  • 地址和命令庫必須駐留在中心庫中以最大程度地減少延遲。 如果內存接口使用偶數個 bank，則地址和命令 bank 可能位於兩個中心 bank 中的任何一個。
• 未使用的引腳可用作通用 I/O 引腳。
• 所有地址和命令以及關聯的引腳必須位於單個組中。
• 在以下條件下，地址和命令和數據引腳可以共享一個 bank：
  • 地址、命令和數據引腳不能共享 I/O 通道。
  • 只有地址和命令庫中未使用的 I/O 通道可用於數據管腳。

表 4. 一般引腳約束

訊號類型	約束
數據選通	屬於一個 DQ 組的所有信號必須位於同一 I/O 通道中。
數據	相關 DQ 接腳必須位於同一 I/O 通道中。 DM/DBI 接腳必須與 DQ 接腳配對才能正常運作。對於不支援雙向資料線的協議，讀取訊號應與寫入訊號分開分組。
地址和命令	地址和命令管腳必須位於 I/O bank 中的預定義位置。

引腳分配
如果您在 IP 生成期間套用了開發套件預設，則開發套件的所有引腳分配都會自動生成，並且可以在 .qsf 中進行驗證 file 這是用設計 ex 產生的amp勒。

相關資訊

• 英特爾 Arria 10 EMIF IP DDR3
• 適用於 DDR10 的英特爾 Arria 4 EMIF IP
• 適用於 QDRII/II+/Xtreme 的英特爾 Arria 10 EMIF IP
• 適用於 QDR-IV 的英特爾 Arria 10 EMIF IP
• 適用於 RLDRAM 10 的英特爾 Arria 3 EMIF IP
• 適用於 LPDDR10 的英特爾 Arria 3 EMIF IP

編譯與程式設計 Intel Arria 10 EMIF Design Example

在 .qsf 中進行必要的引腳分配後 file，你可以編譯設計前ampIntel Quartus Prime 軟件中的文件。

1. 導航至包含 design ex 的 Intel Quartus Prime 文件夾amp樂目錄。
2. 打開英特爾 Quartus Prime 工程 file, (.qpf)。
3. 要開始編譯，請單擊 Processing > Start Compilation。 編譯成功生成.sof file，這使得設計能夠在硬件上運行。
4. 要使用已編譯的設計對您的設備進行編程，請通過單擊 Tools > Programmer 打開編程器。
5. 在編程器中，單擊自動檢測以檢測支持的設備。
6. 選擇 Intel Arria 10 元件，然後選擇 Change File.
7. 導航到生成的 ed_synth.sof file 並選擇打開。
8. 按一下 Start 開始對 Intel Arria 10 裝置進行程式設計。當設備成功編程時，視窗右上角的進度條應顯示 100%（成功）。

調試 Intel Arria 10 EMIF Design Example

EMIF 偵錯工具包可協助偵錯外部記憶體介面設計。此工具包可讓您顯示讀寫邊距並產生眼圖。對 Intel Arria 10 開發套件進行程式設計後，您可以使用 EMIF 偵錯工具套件驗證其操作。

1. 要啟動 EMIF 調試工具包，請導航至工具 ➤ 系統調試工具 ➤ 外部存儲器接口工具包。
2. 單擊初始化連接。
3. 單擊將項目鏈接到設備。 出現一個窗口； 驗證是否選擇了正確的設備以及正確的 .sof file 被選中。
4. 單擊創建內存接口連接。 單擊確定接受默認設置。
5. Intel Arria 10 開發套件現已設定為與 EMIF 偵錯工具套件配合使用，您可以透過雙擊對應選項來產生以下任何報告：

• 重新運行校準。 生成校準報告，總結每個 DQ/DQS 組的校準狀態以及每個 DQ/DQS 引腳的餘量。
• 司機保證金。 生成一份報告，匯總每個 I/O 引腳的讀寫裕量。 這與校準餘量不同，因為驅動程序餘量是在用戶模式流量期間而不是在校準期間捕獲的
• 生成眼圖。 根據校準數據模式為每個 DQ 引腳生成讀寫眼圖。
• 校準終止。 掃描不同的終止值並報告每個終止值提供的餘量。 使用此功能可以幫助選擇內存接口的最佳終端。

設計防爆amp外部記憶體介面的文件描述 Intel Arria 10 FPGA IP

當您參數化並生成您的 EMIF IP 時，您可以指定係統為仿真和綜合創建目錄 file 集，並生成 file 自動設置。 如果在 Ex 下選擇 Simulation 或 Synthesisamp設計 File在 Ex 上ample 設計選項卡，系統創建一個完整的模擬 file 集合或完整的綜合 file 設置，根據您的選擇。

合成器amp設計

合成前amp設計包含下圖所示的主要模塊。

• 流量生成器，它是可合成的 Avalon®-MM examp實現偽隨機模式讀取和寫入參數化地址的驅動程序。 流量生成器還監視從內存中讀取的數據，以確保它與寫入的數據匹配，否則斷言失敗。
• 內存接口實例，包括：
  • 在 Avalon-MM 接口和 AFI 接口之間調節的內存控制器。
  • PHY，作為內存控制器和外部內存設備之間的接口，執行讀寫操作。

圖 5. 合成實例amp設計

如果您正在使用 Ping Pong PHY 功能，則合成前amp設計包括兩個流量生成器，通過兩個獨立的控制器和一個公共 PHY 向兩個獨立的存儲設備發出命令，如下圖所示。

圖 6. 合成實例ampPing Pong PHY 的設計

如果您使用的是 RLDRAM 3，則綜合 ex 中的流量生成器amp設計使用 AFI 直接與 PHY 通信，如下圖所示。
圖 7. 合成實例ampRLDRAM 3 接口的設計

筆記： 如果 PLL 共享模式、DLL 共享模式或 OCT 共享模式參數中的一個或多個設定為除「無共享」以外的任何值，則綜合amp設計文件將包含兩個流量生成器/內存接口實例。 兩個流量生成器/內存接口實例僅通過參數設置定義的共享 PLL/DLL/OCT 連接相關。 流量生成器/內存接口實例演示瞭如何在您自己的設計中建立此類連接。

筆記： 英特爾 Quartus Prime 標準版用戶指南中描述的第三方綜合流程：第三方綜合不是 EMIF IP 的受支持流程。
相關資訊
生成可綜合 EMIF 設計示例amp第 7 頁的文件

仿真Examp設計

仿真前amp設計包含下圖所示的主要塊。

• 綜合 ex 的一個實例amp樂設計。 如前一節所述，合成前amp設計文件包含一個流量生成器和一個內存接口實例。 這些塊默認為適合快速仿真的抽象仿真模型。
• 內存模型，充當遵循內存協議規範的通用模型。 通常，內存供應商會為其特定內存組件提供仿真模型，您可以從他們的網站下載這些模型 web網站。
• 狀態檢查器，用於監控來自外部存儲器接口 IP 和流量生成器的狀態信號，以指示整體通過或失敗情況。

圖 8. 仿真 Examp設計

如果您正在使用 Ping Pong PHY 功能，模擬 examp設計包括兩個流量生成器，通過兩個獨立的控制器和一個公共 PHY 向兩個獨立的存儲設備發出命令，如下圖所示。

圖 9. 仿真 ExampPing Pong PHY 的設計

如果您使用的是 RLDRAM 3，模擬 ex 中的流量生成器amp設計使用 AFI 直接與 PHY 通信，如下圖所示。

圖 10. 仿真 ExampRLDRAM 3 接口的設計

相關資訊
生成 EMIF 設計示例amp第 10 頁的模擬文件

Example 設計界面選項卡

參數編輯器包括一個 Example Designs 選項卡，它允許您參數化和生成您的 examp樂設計.l

圖 11. 前amp外部記憶體介面參數編輯器中的檔案設計標籤

可用前amp設計組
選擇設計下拉菜單允許您選擇所需的前amp樂設計。 目前，EMIF Example Design 是唯一可用的選項，默認情況下處於選中狀態。

外部記憶體介面的文檔修訂歷史 Intel Arria 10 FPGA IP Design Examp用戶指南

檔案版本	英特爾 Quartus Prime 版本	變化
2021.03.29	21.1	• 在裡面 Examp設計快速入門 章，刪除了對 NCSim* 模擬器的引用。
2018.09.24	18.1	• 更新了數據 生成可綜合 EMIF 設計示例ample 和 生成 EMIF 設計示例amp模擬文件 主題。
2018.05.07	18.0	• 文件標題從 Intel Arria 10 外部記憶體介面 IP 設計 Examp用戶指南 到 外部記憶體介面 Intel Arria 10 FPGA IP Design Examp用戶指南. • 更正了中的重點 超過view 的部分 Intel Arria 10 EMIF IP 的腳位佈局 話題。

日期	版本	變化
十一月 2017	2017.11.06	初次發布。

英特爾公司。 版權所有。 英特爾、英特爾標識和其他英特爾標誌是英特爾公司或其子公司的商標。 英特爾根據英特爾的標准保證保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。 除非英特爾明確書面同意，否則英特爾不承擔因應用或使用此處描述的任何信息、產品或服務而產生的任何責任或義務。 建議英特爾客戶在依賴任何已發布的信息以及為產品或服務下訂單之前獲取最新版本的設備規格。

• 其他名稱和品牌可能被聲稱為其他人的財產。

文件/資源

英特爾 UG-20118 外部存儲器接口 Arria 10 FPGA IP 設計實例ample [pdf] 使用者指南 UG-20118 外部記憶體介面 Arria 10 FPGA IP 設計 Examp文件，UG-20118，外部記憶體介面 Arria 10 FPGA IP 設計 Examp文件，Arria 10 FPGA IP 設計 Ex 接口ample, 10 FPGA IP 設計實例ample

參考

• 使用者手冊