intel UG-20118 Eksterne minnegrensesnitt Arria 10 FPGA IP Design Eksample

Design Eksample Hurtigstartguide for eksterne minnegrensesnitt Intel® Arria® 10 FPGA IP

Et nytt grensesnitt og mer automatisert design f.eksample flow er tilgjengelig for Intel® Arria® 10 eksterne minnegrensesnitt.
EksampLe Designs-fanen i parametereditoren lar deg spesifisere opprettelsen av syntese og simulering file sett som du kan bruke til å validere din EMIF IP.
Du kan generere en eksampLe design spesifikt for et Intel FPGA-utviklingssett, eller for enhver EMIF IP som du genererer.

Figur 1. Generell utforming Eksample Arbeidsflyter

Design Eksample

Figur 2. Generering av en EMIF Eksample Design med et Intel Arria 10-utviklingssett

Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester.

• Andre navn og merker kan gjøres krav på som andres eiendom.

Opprette et EMIF-prosjekt

For Intel Quartus® Prime-programvaren versjon 17.1 og nyere må du opprette et Intel Quartus Prime-prosjekt før du genererer EMIF IP og designeks.ample.

1. Start Intel Quartus Prime-programvaren og velg File ➤ Ny prosjektveiviser. Klikk Neste.
2. Angi en katalog og navn for prosjektet du vil opprette. Klikk Neste.
3. Bekreft at Empty Project er valgt. Klikk Neste to ganger.
4. Skriv inn enhetens delenummer under navnefilteret.
5. Under Tilgjengelige enheter velger du riktig enhet.
6. Klikk Fullfør.

Generering og konfigurering av EMIF IP

De følgende trinnene illustrerer hvordan du genererer og konfigurerer EMIF IP. Trinnene er like uavhengig av minneprotokollen du målretter mot.

1. I IP Catalog-vinduet velger du Intel Arria 10 External Memory Interfaces. (Hvis IP-katalogvinduet ikke er synlig, velg View ➤ Utility Windows ➤ IP Catalog.)
2. I IP Parameter Editor, oppgi et enhetsnavn for EMIF IP (navnet du oppgir her blir file navn for IP) og spesifiser en katalog. Klikk på Opprett.
3. Parametereditoren har flere faner der du må konfigurere parametere for å gjenspeile EMIF-implementeringen din:

Intel Arria 10 EMIF Parameter Editor Retningslinjer

Tabell 1. Retningslinjer for EMIF-parameterredigering

Parameter Editor Tab	Retningslinjer
General	Sørg for at følgende parametere er angitt riktig: • Hastighetskarakteren for enheten. • Minnets klokkefrekvens. • PLL-referanseklokkefrekvensen.
Hukommelse	• Se dataarket for minneenheten din for å angi parameterne på Hukommelse fanen. • Du bør også angi en spesifikk plassering for ALERT#-pinnen. (Gjelder kun DDR4-minneprotokoll.)
Mem I/O	• For innledende prosjektundersøkelser kan du bruke standardinnstillingene på Mem I/O fanen. • For avansert designvalidering bør du utføre bordsimulering for å utlede optimale termineringsinnstillinger.
FPGA I/O	• For innledende prosjektundersøkelser kan du bruke standardinnstillingene på FPGA I/O fanen. • For avansert designvalidering bør du utføre bordsimulering med tilhørende IBIS-modeller for å velge passende I/O-standarder.
Mem Timing	• For innledende prosjektundersøkelser kan du bruke standardinnstillingene på Mem Timing fanen. • For avansert designvalidering bør du angi parametere i henhold til minneenhetens dataark.
Borde	• For innledende prosjektundersøkelser kan du bruke standardinnstillingene på Borde fanen. • For avansert designvalidering og nøyaktig lukking av timing, bør du utføre tavlesimulering for å utlede nøyaktig intersymbolinterferens (ISI)/krysstale og tavle- og pakkeskjev informasjon, og angi den på Borde fanen.
Kontroller	Still inn kontrollerparametrene i henhold til ønsket konfigurasjon og oppførsel for minnekontrolleren.
Diagnostikk	Du kan bruke parametrene på Diagnostikk fanen for å hjelpe til med å teste og feilsøke minnegrensesnittet.
Example Designs	De Example Designs fanen lar deg generere design f.eksamples for syntese og for simulering. Det genererte designet eksample er et komplett EMIF-system som består av EMIF IP og en driver som genererer tilfeldig trafikk for å validere minnegrensesnittet.

For detaljert informasjon om individuelle parametere, se det aktuelle kapittelet for din minneprotokoll i Intel Arria 10 External Memory Interfaces IP User Guide.

Generering av det syntetiserbare EMIF-designet Eksample

For Intel Arria 10-utviklingssettene er det forhåndsinnstillinger som automatisk parameteriserer EMIF IP og genererer pinouts for det spesifikke kortet.

1. Kontroller at forhåndsinnstillinger-vinduet er synlig. Hvis forhåndsinnstillinger-vinduet ikke er synlig, vis det ved å velge View ➤ Forhåndsinnstillinger.
2. I vinduet Forhåndsinnstillinger velger du riktig forhåndsinnstilling for utviklingssettet og klikker på Bruk.
3. Konfigurer EMIF IP og klikk Generer eksample Design i øvre høyre hjørne av vinduet.
4. Spesifiser en katalog for EMIF-designet, f.eksample og klikk OK. Vellykket generering av EMIF-designet eksample lager følgende files under en Wii-katalog.

Figur 3. Generert syntetiserbar design Eksample File Struktur

Note: Hvis du ikke merker av for Simulering eller Syntese, vil målkatalogen inneholde Platform Designer-design files, som ikke kan kompileres av Intel Quartus Prime-programvaren direkte, men kan være det viewredigert eller redigert under plattformdesigneren. I denne situasjonen kan du kjøre følgende kommandoer for å generere syntese og simulering file sett.

• For å lage et kompilerbart prosjekt, må du kjøre quartus_sh -t make_qii_design.tcl-skriptet i målkatalogen.
• For å lage et simuleringsprosjekt må du kjøre quartus_sh -t make_sim_design.tcl-skriptet i målkatalogen.
• Velg bord-rullegardinmenyen i denne delen bruker de riktige pin-tilordningene for utviklingssettet til eksampdesign.
• Denne innstillingen er bare tilgjengelig når du slår på Synthesis-avmerkingsboksen i Example Design Files seksjon.
• Denne innstillingen må samsvare med det aktuelle utviklingssettet, ellers vises en feilmelding.
• Hvis verdien Ingen vises i rullegardinmenyen Velg bord, indikerer det at de gjeldende parametervalgene ikke samsvarer med noen utviklingssettkonfigurasjoner. Du kan bruke en utviklingssettspesifikk IP og relaterte parameterinnstillinger ved å velge en av forhåndsinnstillingen fra forhåndsinnstilte bibliotek. Når du bruker en forhåndsinnstilling, blir gjeldende IP og andre parameterinnstillinger satt til å samsvare med den valgte forhåndsinnstillingen. Hvis du vil lagre gjeldende innstillinger, bør du gjøre det før du velger en forhåndsinnstilling. Hvis du velger en forhåndsinnstilling uten å lagre dine tidligere innstillinger, kan du alltid lagre de nye forhåndsinnstilte innstillingene under et annet navn
• Hvis du vil generere eksample design for bruk på ditt eget brett, sett Velg brett til Ingen, generer eksample design, og legg deretter til begrensninger for pin-plassering.

Relatert informasjon

• Syntese Eksample Design på side 17
• Intel Arria 10 EMIF IP-parameterbeskrivelser for DDR3
• Intel Arria 10 EMIF IP-parameterbeskrivelser for DDR4
• Intel Arria 10 EMIF IP-parameterbeskrivelser for QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP-parameterbeskrivelser for QDR-IV
• Intel Arria 10 EMIF IP-parameterbeskrivelser for RLDRAM 3
• Intel Arria 10 EMIF IP-parameterbeskrivelser for LPDDR3

Generering av EMIF Design Example for simulering

For Intel Arria 10-utviklingssettene er det forhåndsinnstillinger som automatisk parameteriserer EMIF IP og genererer pinouts for det spesifikke kortet.

1. Kontroller at forhåndsinnstillinger-vinduet er synlig. Hvis forhåndsinnstillinger-vinduet ikke er synlig, vis det ved å velge View ➤ Forhåndsinnstillinger.
2. I vinduet Forhåndsinnstillinger velger du riktig forhåndsinnstilling for utviklingssettet og klikker på Bruk.
3. Konfigurer EMIF IP og klikk Generer eksample Design i øvre høyre hjørne av vinduet.
4. Spesifiser en katalog for EMIF-designet, f.eksample og klikk OK.

Vellykket generering av EMIF-designet eksample lager flere file sett for ulike støttede simulatorer, under en sim/ed_sim-katalog.
Figur 4. Generert simuleringsdesign Eksample File Struktur

Merk: Hvis du ikke merker av for Simulering eller Syntese, vil målkatalogen inneholde Platform Designer-design files, som ikke kan kompileres av Intel Quartus Prime-programvaren direkte, men kan være det viewredigert eller redigert under plattformdesigneren. I denne situasjonen kan du kjøre følgende kommandoer for å generere syntese og simulering file sett.

• For å lage et kompilerbart prosjekt, må du kjøre quartus_sh -t make_qii_design.tcl-skriptet i målkatalogen.
• For å lage et simuleringsprosjekt må du kjøre quartus_sh -t make_sim_design.tcl-skriptet i målkatalogen.

Relatert informasjon

• Simulering Eksample Design på side 19
• Intel Arria 10 EMIF IP – Simulering av minne-IP

Simulering versus maskinvareimplementering

For simulering av eksternt minnegrensesnitt kan du velge enten hopp over kalibrering eller full kalibrering på Diagnostikk-fanen under IP-generering.
EMIF-simuleringsmodeller
Denne tabellen sammenligner egenskapene til modellene for hoppekalibrering og fullkalibrering.
Tabell 2. EMIF-simuleringsmodeller: Hopp over kalibrering versus full kalibrering

Hopp over kalibrering	Full kalibrering
Simulering på systemnivå med fokus på brukerlogikk.	Minnegrensesnittsimulering med fokus på kalibrering.
Detaljer om kalibrering fanges ikke opp.	Fanger alle stage av kalibrering.
fortsatte...

Hopp over kalibrering	Full kalibrering
Har mulighet til å lagre og hente data.	Inkluderer utjevning, skråstilling per bit osv.
Representerer nøyaktig effektivitet.
Vurderer ikke brettskjevhet.

RTL-simulering versus maskinvareimplementering
Denne tabellen fremhever viktige forskjeller mellom EMIF-simulering og maskinvareimplementering.
Tabell 3. EMIF RTL-simulering versus maskinvareimplementering

RTL Simulering	Maskinvareimplementering
Nios® initialisering og kalibreringskode utføres parallelt.	Nios initialisering og kalibreringskode kjøres sekvensielt.
Grensesnitt hevder cal_done signalsignal samtidig i simulering.	Montøroperasjoner bestemmer rekkefølgen for kalibrering, og grensesnitt hevder ikke cal_done samtidig.

Du bør kjøre RTL-simuleringer basert på trafikkmønstre for designens applikasjon. Merk at RTL-simulering ikke modellerer PCB-sporingsforsinkelser som kan forårsake avvik i latens mellom RTL-simulering og maskinvareimplementering.

Simulering av eksternt minnegrensesnitt IP med ModelSim

Denne prosedyren viser hvordan du simulerer EMIF-designet, f.eksample.

1. Start Mentor Graphics* ModelSim-programvaren og velg File ➤ Endre katalog. Naviger til sim/ed_sim/mentor-katalogen i det genererte designet f.eksample mappe.
2. Kontroller at transkripsjonsvinduet vises nederst på skjermen. Hvis transkripsjonsvinduet ikke er synlig, vis det ved å klikke View ➤ Avskrift.
3. Kjør kilden msim_setup.tcl i transkripsjonsvinduet.
4. Etter at kilden msim_setup.tcl er ferdig å kjøre, kjører du ld_debug i Transcript-vinduet.
5. Etter at ld_debug er ferdig å kjøre, kontrollerer du at objektvinduet vises. Hvis objektvinduet ikke er synlig, viser du det ved å klikke View ➤ Objekter.
6. I objektvinduet velger du signalene du vil simulere ved å høyreklikke og velge Legg til bølge.
7. Etter at du er ferdig med å velge signalene for simulering, utfør run -all i Transcript-vinduet. Simuleringen pågår til den er fullført.
8. Hvis simuleringen ikke er synlig, klikk View ➤ Bølge.

Relatert informasjon

Intel Arria 10 EMIF IP – Simulering av minne-IP

Pin-plassering for Intel Arria 10 EMIF IP

Dette emnet gir retningslinjer for plassering av pinner.

Overview

Intel Arria 10 FPGA-er har følgende struktur:

• Hver enhet inneholder 2 I/O-kolonner.
• Hver I/O-kolonne inneholder opptil 8 I/O-banker.
• Hver I/O-bank inneholder 4 baner.
• Hver bane inneholder 12 I/O-pinner (GPIO) for generell bruk.

Generelle pin-retningslinjer

Følgende punkter gir generelle pin-retningslinjer:

• Sørg for at pinnene for et gitt eksternt minnegrensesnitt ligger innenfor en enkelt I/O-kolonne.
• Grensesnitt som spenner over flere banker må oppfylle følgende krav:
  • Bankene må ligge ved siden av hverandre. For informasjon om tilstøtende banker, se Intel Arria 10 External Memory Interfaces IP User Guide.
  • Adressen og kommandobanken må ligge i en senterbank for å minimere ventetiden. Hvis minnegrensesnittet bruker et like antall banker, kan adresse- og kommandobanken ligge i en av de to midtbankene.
• Ubrukte pinner kan brukes som generelle I/O-pinner.
• Alle adresser og kommandoer og tilhørende pins må ligge innenfor én enkelt bank.
• Adresse- og kommando- og datapinner kan dele en bank under følgende forhold:
  • Adresse- og kommando- og datapinner kan ikke dele en I/O-bane.
  • Kun en ubrukt I/O-bane i adresse- og kommandobanken kan brukes til datapinner.

Tabell 4. Generelle pin-begrensninger

Signaltype	Begrensning
Data Strobe	Alle signaler som tilhører en DQ-gruppe må ligge i samme I/O-bane.
Data	Relaterte DQ-pinner må ligge i samme I/O-bane. DM/DBI-pinner må sammenkobles med en DQ-pinne for riktig drift. For protokoller som ikke støtter toveis datalinjer, bør lesesignaler grupperes separat fra skrivesignaler.
Adresse og kommando	Adresse- og kommandopinner må ligge på forhåndsdefinerte steder i en I/O-bank.

Pin-oppgaver
Hvis du brukte en forhåndsinnstilling for utviklingssett under IP-generering, genereres alle pin-tilordninger for utviklingssettet automatisk og kan verifiseres i .qsf file som er generert med design eksample.

Relatert informasjon

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP for DDR4
• Intel Arria 10 EMIF IP for QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP for QDR-IV
• Intel Arria 10 EMIF IP for RLDRAM 3
• Intel Arria 10 EMIF IP for LPDDR3

Kompilere og programmere Intel Arria 10 EMIF Design Example

Etter at du har gjort de nødvendige pin-tilordningene i .qsf file, kan du kompilere designet eksample i Intel Quartus Prime-programvaren.

1. Naviger til Intel Quartus Prime-mappen som inneholder designet f.eksampkatalogen.
2. Åpne Intel Quartus Prime-prosjektet file, (.qpf).
3. For å starte kompilering, klikk Behandling ➤ Start kompilering. En vellykket gjennomføring av kompilering genererer en .sof file, som gjør at designet kan kjøres på maskinvare.
4. For å programmere enheten med det kompilerte designet, åpne programmereren ved å klikke på Verktøy ➤ Programmerer.
5. I programmereren klikker du på Autoregistrering for å oppdage støttede enheter.
6. Velg Intel Arria 10-enheten og velg deretter Endre File.
7. Naviger til den genererte ed_synth.sof file og velg Åpne.
8. Klikk Start for å begynne å programmere Intel Arria 10-enheten. Når enheten er vellykket programmert, skal fremdriftslinjen øverst til høyre i vinduet vise 100 % (Vellykket).

Feilsøking av Intel Arria 10 EMIF Design Example

EMIF Debug Toolkit er tilgjengelig for å hjelpe til med feilsøking av eksterne minnegrensesnittdesign. Verktøysettet lar deg vise lese- og skrivemarger og generere øyediagrammer. Etter at du har programmert Intel Arria 10-utviklingssettet, kan du verifisere funksjonen ved hjelp av EMIF Debug Toolkit.

1. For å starte EMIF Debug Toolkit, naviger til Verktøy ➤ Systemfeilsøkingsverktøy ➤ Verktøysett for eksternt minnegrensesnitt.
2. Klikk Initialiser tilkoblinger.
3. Klikk på Koble prosjekt til enhet. Et vindu vises; verifiser at riktig enhet er valgt og at riktig .sof file er valgt.
4. Klikk Opprett minnegrensesnitttilkobling. Godta standardinnstillingene ved å klikke OK.
5. Intel Arria 10-utviklingssettet er nå satt opp til å fungere med EMIF Debug Toolkit, og du kan generere en av følgende rapporter ved å dobbeltklikke på det tilsvarende alternativet:

• Kjør kalibrering på nytt. Produserer en kalibreringsrapport som oppsummerer kalibreringsstatusen per DQ/DQS-gruppe sammen med marginene for hver DQ/DQS-pinne.
• Sjåførmarginering. Produserer en rapport som oppsummerer lese- og skrivemarginene per I/O-pinne. Dette skiller seg fra kalibreringsmarginering fordi sjåførmarginering fanges opp under brukermodustrafikk i stedet for under kalibrering
• Generer øyediagram. Genererer lese- og skriveøyediagrammer for hver DQ-pinne basert på kalibreringsdatamønstre.
• Kalibrer terminering. Sveiper ulike termineringsverdier og rapporterer marginene som hver termineringsverdi gir. Bruk denne funksjonen for å velge den optimale termineringen for minnegrensesnittet.

Design Eksample Beskrivelse for eksterne minnegrensesnitt Intel Arria 10 FPGA IP

Når du parameteriserer og genererer din EMIF IP, kan du spesifisere at systemet oppretter kataloger for simulering og syntese file sett, og generer file stilles inn automatisk. Hvis du velger Simulering eller Syntese under Eksample Design Files på ExampI kategorien Designs lager systemet en komplett simulering file sett eller en fullstendig syntese file satt, i samsvar med ditt valg.

Syntese Eksample Design

Syntesen eksampLe design inneholder hovedblokkene vist i figuren nedenfor.

• En trafikkgenerator, som er en syntetiserbar Avalon®-MM eksampen driver som implementerer et pseudo-tilfeldig mønster av lesing og skriving til et parameterisert antall adresser. Trafikkgeneratoren overvåker også dataene som leses fra minnet for å sikre at de samsvarer med de skrevne dataene og påstår en feil ellers.
• En forekomst av minnegrensesnittet, som inkluderer:
  • En minnekontroller som modererer mellom Avalon-MM-grensesnittet og AFI-grensesnittet.
  • PHY, som fungerer som et grensesnitt mellom minnekontrolleren og eksterne minneenheter for å utføre lese- og skriveoperasjoner.

Figur 5. Syntese Eksample Design

Hvis du bruker Ping Pong PHY-funksjonen, vil syntesen f.eksampLe-designet inkluderer to trafikkgeneratorer som gir kommandoer til to uavhengige minneenheter gjennom to uavhengige kontrollere og en felles PHY, som vist i følgende figur.

Figur 6. Syntese Eksample Design for Ping Pong PHY

Hvis du bruker RLDRAM 3, vil trafikkgeneratoren i syntesen f.eksample design kommuniserer direkte med PHY ved hjelp av AFI, som vist i følgende figur.
Figur 7. Syntese Eksample Design for RLDRAM 3-grensesnitt

Note: Hvis én eller flere av parameterne for PLL-delingsmodus, DLL-delingsmodus eller OCT-delingsmodus er satt til en annen verdi enn Ingen deling, vises f.eks.ampLe-designet vil inneholde to trafikkgenerator-/minnegrensesnittforekomster. De to trafikkgenerator-/minnegrensesnittforekomstene er kun relatert til delte PLL/DLL/OCT-forbindelser som definert av parameterinnstillingene. Forekomstene av trafikkgenerator/minnegrensesnitt viser hvordan du kan lage slike koblinger i dine egne design.

Note: Tredjeparts synteseflyt som beskrevet i Intel Quartus Prime Standard Edition brukerveiledning: Tredjepartssyntese er ikke en støttet flyt for EMIF IP.
Relatert informasjon
Generering av det syntetiserbare EMIF-designet Eksamples på side 7

Simulering Eksample Design

Simuleringen eksampLe design inneholder hovedblokkene vist i følgende figur.

• Et eksempel på syntesen eksampdesign. Som beskrevet i forrige avsnitt, syntesen eksampLe-designet inneholder en trafikkgenerator og en forekomst av minnegrensesnittet. Disse blokkene har som standard abstrakte simuleringsmodeller der det er hensiktsmessig for rask simulering.
• En minnemodell, som fungerer som en generisk modell som overholder minneprotokollspesifikasjonene. Minneleverandører tilbyr ofte simuleringsmodeller for deres spesifikke minnekomponenter som du kan laste ned fra deres webnettsteder.
• En statuskontroller, som overvåker statussignalene fra det eksterne minnegrensesnittet IP og trafikkgeneratoren, for å signalisere en generell bestått eller feiltilstand.

Figur 8. Simulering Eksample Design

Hvis du bruker Ping Pong PHY-funksjonen, vil simuleringseksampLe-designet inkluderer to trafikkgeneratorer som gir kommandoer til to uavhengige minneenheter gjennom to uavhengige kontrollere og en felles PHY, som vist i følgende figur.

Figur 9. Simulering Eksample Design for Ping Pong PHY

Hvis du bruker RLDRAM 3, vil trafikkgeneratoren i simuleringen f.eksample design kommuniserer direkte med PHY ved hjelp av AFI, som vist i følgende figur.

Figur 10. Simulering Eksample Design for RLDRAM 3-grensesnitt

Relatert informasjon
Generering av EMIF Design Examples for simulering på side 10

Example Designs Interface Tab

Parametereditoren inkluderer en Example Designs-fanen som lar deg parameterisere og generere eksample designs.l

Figur 11. Eksample Designs-fanen i External Memory Interfaces Parameter Editor

Tilgjengelig Eksample Designseksjonen
Velg design-rullegardinmenyen lar deg velge ønsket eksampdesign. For tiden er EMIF Example Design er det eneste tilgjengelige valget, og er valgt som standard.

Dokumentrevisjonshistorikk for eksterne minnegrensesnitt Intel Arria 10 FPGA IP-design Eksample brukerveiledning

Dokumentversjon	Intel Quartus Prime-versjon	Endringer
2021.03.29	21.1	• I Example Design Quick Start kapittel, fjernet referanser til NCSim*-simulatoren.
2018.09.24	18.1	• Oppdaterte tall i Generering av det syntetiserbare EMIF-designet Eksample og Generering av EMIF Design Example for simulering emner.
2018.05.07	18.0	• Endret dokumenttittel fra Intel Arria 10 Eksterne minnegrensesnitt IP-design Eksample brukerveiledning til Eksterne minnegrensesnitt Intel Arria 10 FPGA IP Design Eksample brukerveiledning. • Korrigerte kulepunkter i Overview delen av Pin-plassering for Intel Arria 10 EMIF IP emne.

Dato	Versjon	Endringer
november 2017	2017.11.06	Første utgivelse.

Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester.

• Andre navn og merker kan gjøres krav på som andres eiendom.

Dokumenter / Ressurser

intel UG-20118 Eksterne minnegrensesnitt Arria 10 FPGA IP Design Eksample [pdfBrukerhåndbok UG-20118 Eksterne minnegrensesnitt Arria 10 FPGA IP Design Eksample, UG-20118, Eksterne minnegrensesnitt Arria 10 FPGA IP Design Example, Grensesnitt Arria 10 FPGA IP Design Eksample, 10 FPGA IP Design Eksample

Referanser

• Brukerhåndbok