intel UG-20118 External Memory Interfaces Arria 10 FPGA IP Design Halample

Disenyo HalampGabay sa Mabilis na Pagsisimula para sa Mga Interface ng External Memory Intel® Arria® 10 FPGA IP

Isang bagong interface at mas automated na disenyo halampAng daloy ay magagamit para sa Intel® Arria® 10 na mga interface ng panlabas na memorya.
Ang ExampAng tab na Mga Disenyo sa editor ng parameter ay nagpapahintulot sa iyo na tukuyin ang paglikha ng synthesis at simulation file mga set na maaari mong gamitin upang patunayan ang iyong EMIF IP.
Maaari kang bumuo ng isang exampAng disenyo ay partikular para sa isang Intel FPGA development kit, o para sa anumang EMIF IP na iyong nabuo.

Larawan 1. Pangkalahatang Disenyo Halample Mga Daloy ng Trabaho

Disenyo Halample

Figure 2. Pagbuo ng EMIF HalampAng Disenyo na May Intel Arria 10 Development Kit

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago mag-order para sa mga produkto o serbisyo.

• Maaaring i-claim ang ibang mga pangalan at brand bilang pag-aari ng iba.

Paglikha ng isang EMIF Project

Para sa software ng Intel Quartus® Prime na bersyon 17.1 at mas bago, dapat kang lumikha ng proyekto ng Intel Quartus Prime bago bumuo ng EMIF IP at disenyo example.

1. Ilunsad ang Intel Quartus Prime software at piliin File ➤ Bagong Project Wizard. I-click ang Susunod.
2. Tukuyin ang isang direktoryo at pangalan para sa proyekto na gusto mong likhain. I-click ang Susunod.
3. I-verify na ang Empty Project ay napili. I-click ang Susunod nang dalawang beses.
4. Sa ilalim ng filter na Pangalan, i-type ang numero ng bahagi ng device.
5. Sa ilalim ng Mga available na device, piliin ang naaangkop na device.
6. I-click ang Tapos na.

Pagbuo at Pag-configure ng EMIF IP

Ang mga sumusunod na hakbang ay naglalarawan kung paano bumuo at i-configure ang EMIF IP. Ang mga hakbang ay magkatulad anuman ang memory protocol na iyong tina-target.

1. Sa window ng IP Catalog, piliin ang Intel Arria 10 External Memory Interfaces. (Kung hindi nakikita ang window ng IP Catalog, piliin ang View ➤ Utility Windows ➤ IP Catalog.)
2. Sa IP Parameter Editor, magbigay ng pangalan ng entity para sa EMIF IP (ang pangalan na ibibigay mo rito ay nagiging file pangalan para sa IP) at tukuyin ang isang direktoryo. I-click ang Gumawa.
3. Ang editor ng parameter ay may maraming tab kung saan dapat mong i-configure ang mga parameter upang ipakita ang iyong pagpapatupad ng EMIF:

Mga Alituntunin sa Editor ng Parameter ng Intel Arria 10 EMIF

Talahanayan 1. Mga Alituntunin sa Editor ng Parameter ng EMIF

Tab ng Parameter Editor	Mga Alituntunin
Heneral	Tiyakin na ang mga sumusunod na parameter ay naipasok nang tama: • Ang bilis ng grado para sa device. • Ang dalas ng memory clock. • Ang PLL reference clock frequency.
Alaala	• Sumangguni sa datasheet para ipasok ng iyong memory device ang mga parameter sa Alaala tab. • Dapat ka ring magpasok ng isang partikular na lokasyon para sa ALERT# pin. (Nalalapat lamang sa DDR4 memory protocol.)
Si Mem I/O	• Para sa mga paunang pagsisiyasat ng proyekto, maaari mong gamitin ang mga default na setting sa Mem I/O tab. • Para sa advanced na pagpapatunay ng disenyo, dapat kang magsagawa ng board simulation upang makuha ang pinakamainam na setting ng pagwawakas.
FPGA I/O	• Para sa mga paunang pagsisiyasat ng proyekto, maaari mong gamitin ang mga default na setting sa FPGA I/O tab. • Para sa advanced na pagpapatunay ng disenyo, dapat kang magsagawa ng board simulation na may nauugnay na mga modelo ng IBIS upang pumili ng naaangkop na mga pamantayan ng I/O.
Mem Timing	• Para sa mga paunang pagsisiyasat ng proyekto, maaari mong gamitin ang mga default na setting sa Mem Timing tab. • Para sa advanced na pagpapatunay ng disenyo, dapat kang maglagay ng mga parameter ayon sa datasheet ng iyong memory device.
Lupon	• Para sa mga paunang pagsisiyasat ng proyekto, maaari mong gamitin ang mga default na setting sa Lupon tab. • Para sa advanced na pagpapatunay ng disenyo at tumpak na pagsasara ng oras, dapat kang magsagawa ng board simulation upang makakuha ng tumpak na intersymbol interference (ISI)/ crosstalk at board at package skew na impormasyon, at ilagay ito sa Lupon tab.
Controller	Itakda ang mga parameter ng controller ayon sa gustong configuration at pag-uugali para sa iyong memory controller.
Mga diagnostic	Maaari mong gamitin ang mga parameter sa Mga diagnostic tab upang tumulong sa pagsubok at pag-debug ng iyong memory interface.
Example Mga Disenyo	Ang Example Mga Disenyo Hinahayaan ka ng tab na bumuo ng disenyo halamples para sa synthesis at para sa simulation. Ang nabuong disenyo halampAng le ay isang kumpletong sistema ng EMIF na binubuo ng EMIF IP at isang driver na bumubuo ng random na trapiko upang patunayan ang interface ng memorya.

Para sa detalyadong impormasyon sa mga indibidwal na parameter, sumangguni sa naaangkop na kabanata para sa iyong memory protocol sa Intel Arria 10 External Memory Interfaces IP User Guide.

Pagbuo ng Synthesizable EMIF Design Halample

Para sa mga development kit ng Intel Arria 10, may mga preset na awtomatikong nag-parameter sa EMIF IP at bumubuo ng mga pinout para sa partikular na board.

1. I-verify na nakikita ang window ng Preset. Kung hindi nakikita ang window ng Preset, ipakita ito sa pamamagitan ng pagpili View ➤ Preset.
2. Sa window ng Preset, piliin ang naaangkop na preset ng development kit at i-click ang Ilapat.
3. I-configure ang EMIF IP at i-click ang Bumuo ng Halample Design sa kanang sulok sa itaas ng window.
4. Tumukoy ng direktoryo para sa EMIF na disenyo halample at i-click ang OK. Ang matagumpay na pagbuo ng EMIF na disenyo halample lumilikha ng mga sumusunod filenasa ilalim ng isang Wii directory.

Figure 3. Nabuo na Synthesizable Design Halample File Istruktura

Tandaan: Kung hindi mo pipiliin ang checkbox na Simulation o Synthesis, ang direktoryo ng patutunguhan ay maglalaman ng disenyo ng Platform Designer files, na hindi direktang compilable ng Intel Quartus Prime software, ngunit maaaring viewna-edit o na-edit sa ilalim ng Platform Designer. Sa sitwasyong ito, maaari mong patakbuhin ang mga sumusunod na command upang makabuo ng synthesis at simulation file set.

• Para gumawa ng compilable na proyekto, dapat mong patakbuhin ang quartus_sh -t make_qii_design.tcl script sa destination directory.
• Para gumawa ng simulation project, dapat mong patakbuhin ang quartus_sh -t make_sim_design.tcl script sa destination directory.
• Inilalapat ng Select board pulldown sa seksyong ito ang naaangkop na mga pagtatalaga ng pin ng development kit sa exampang disenyo.
• Available lang ang setting na ito kapag na-on mo ang checkbox ng Synthesis sa Halample Disenyo Files seksyon.
• Ang setting na ito ay dapat tumugma sa inilapat na development kit na naroroon, o kung hindi, may lalabas na mensahe ng error.
• Kung lalabas ang value na Wala sa pulldown ng Select board, ipinapahiwatig nito na hindi tumutugma ang kasalukuyang mga pagpipilian sa parameter sa anumang configuration ng development kit. Maaari kang maglapat ng isang development kit-specific na IP at mga kaugnay na setting ng parameter sa pamamagitan ng pagpili ng isa sa mga preset mula sa preset na library. Kapag naglapat ka ng preset, ang kasalukuyang IP at iba pang mga setting ng parameter ay nakatakda upang tumugma sa napiling preset. Kung gusto mong i-save ang iyong kasalukuyang mga setting, dapat mong gawin ito bago ka pumili ng preset. Kung pipili ka ng isang preset nang hindi sine-save ang iyong mga naunang setting, maaari mong palaging i-save ang mga bagong preset na setting sa ilalim ng ibang pangalan
• Kung gusto mong makabuo ng example disenyo para sa paggamit sa iyong sariling board, itakda ang Piliin ang board sa Wala, buuin ang exampang disenyo, at pagkatapos ay magdagdag ng mga hadlang sa lokasyon ng pin.

Kaugnay na Impormasyon

• Sintesis Halample Disenyo sa pahina 17
• Intel Arria 10 EMIF IP Parameter Deskripsyon para sa DDR3
• Intel Arria 10 EMIF IP Parameter Deskripsyon para sa DDR4
• Intel Arria 10 EMIF IP Parameter Deskripsyon para sa QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP Parameter Deskripsyon para sa QDR-IV
• Intel Arria 10 EMIF IP Parameter Deskripsyon para sa RLDRAM 3
• Intel Arria 10 EMIF IP Parameter Deskripsyon para sa LPDDR3

Pagbuo ng EMIF Design Halample para sa Simulation

Para sa mga development kit ng Intel Arria 10, may mga preset na awtomatikong nag-parameter sa EMIF IP at bumubuo ng mga pinout para sa partikular na board.

1. I-verify na nakikita ang window ng Preset. Kung hindi nakikita ang window ng Preset, ipakita ito sa pamamagitan ng pagpili View ➤ Preset.
2. Sa window ng Preset, piliin ang naaangkop na preset ng development kit at i-click ang Ilapat.
3. I-configure ang EMIF IP at i-click ang Bumuo ng Halample Design sa kanang sulok sa itaas ng window.
4. Tumukoy ng direktoryo para sa EMIF na disenyo halample at i-click ang OK.

Ang matagumpay na pagbuo ng EMIF na disenyo halample lumilikha ng maramihang file set para sa iba't ibang suportadong simulator, sa ilalim ng isang direktoryo ng sim/ed_sim.
Larawan 4. Binuo na Disenyo ng Simulation Halample File Istruktura

Tandaan: Kung hindi mo pipiliin ang checkbox na Simulation o Synthesis, ang direktoryo ng patutunguhan ay maglalaman ng disenyo ng Platform Designer files, na hindi direktang compilable ng Intel Quartus Prime software, ngunit maaaring viewna-edit o na-edit sa ilalim ng Platform Designer. Sa sitwasyong ito maaari mong patakbuhin ang mga sumusunod na command upang makabuo ng synthesis at simulation file set.

• Para gumawa ng compilable na proyekto, dapat mong patakbuhin ang quartus_sh -t make_qii_design.tcl script sa destination directory.
• Para gumawa ng simulation project, dapat mong patakbuhin ang quartus_sh -t make_sim_design.tcl script sa destination directory.

Kaugnay na Impormasyon

• Simulation Halample Disenyo sa pahina 19
• Intel Arria 10 EMIF IP – Simulating Memory IP

Simulation Versus Hardware Implementation

Para sa panlabas na memory interface simulation, maaari mong piliin ang alinman sa laktawan ang pagkakalibrate o buong pagkakalibrate sa Diagnostics na tab sa panahon ng pagbuo ng IP.
Mga Modelo ng Simulation ng EMIF
Inihahambing ng talahanayang ito ang mga katangian ng skip calibration at full calibration na mga modelo.
Talahanayan 2. Mga Modelo ng Simulation ng EMIF: Laktawan ang Calibration kumpara sa Full Calibration

Laktawan ang Calibration	Buong pagkakalibrate
System-level simulation na tumutuon sa lohika ng user.	Memory interface simulation na tumutuon sa pagkakalibrate.
Ang mga detalye ng pagkakalibrate ay hindi nakuha.	Kinukuha ang lahat ng stages ng pagkakalibrate.
nagpatuloy...

Laktawan ang Calibration	Buong pagkakalibrate
May kakayahang mag-imbak at kumuha ng data.	Kasama ang leveling, per-bit deskew, atbp.
Kinakatawan ang tumpak na kahusayan.
Hindi isinasaalang-alang ang board skew.

RTL Simulation Versus Hardware Implementation
Itinatampok ng talahanayang ito ang mga pangunahing pagkakaiba sa pagitan ng simulation ng EMIF at pagpapatupad ng hardware.
Talahanayan 3. EMIF RTL Simulation Versus Hardware Implementation

Simulation ng RTL	Pagpapatupad ng Hardware
Ang Nios® initialization at calibration code ay gumagana nang magkatulad.	Ang Nios initialization at calibration code ay sunod-sunod na isinasagawa.
Iginiit ng mga interface ang cal_done signal signal nang sabay-sabay sa simulation.	Tinutukoy ng mga operasyon ng fitter ang pagkakasunud-sunod ng pagkakalibrate, at hindi iginigiit ng mga interface ang cal_done nang sabay-sabay.

Dapat kang magpatakbo ng mga simulation ng RTL batay sa mga pattern ng trapiko para sa aplikasyon ng iyong disenyo. Tandaan na ang RTL simulation ay hindi modelo ng PCB trace delay na maaaring magdulot ng pagkakaiba sa latency sa pagitan ng RTL simulation at pagpapatupad ng hardware.

Simulating External Memory Interface IP Gamit ang ModelSim

Ipinapakita ng pamamaraang ito kung paano gayahin ang disenyo ng EMIF halample.

1. Ilunsad ang Mentor Graphics* ModelSim software at piliin File ➤ Baguhin ang Direktoryo. Mag-navigate sa direktoryo ng sim/ed_sim/mentor sa loob ng nabuong disenyo halampang folder.
2. I-verify na ang Transcript window ay ipinapakita sa ibaba ng screen. Kung hindi nakikita ang window ng Transcript, ipakita ito sa pamamagitan ng pag-click View ➤ Transcript.
3. Sa window ng Transcript, patakbuhin ang source msim_setup.tcl.
4. Pagkatapos tumakbo ng source msim_setup.tcl, patakbuhin ang ld_debug sa Transcript window.
5. Pagkatapos tumakbo ng ld_debug, i-verify na ang window ng Objects ay ipinapakita. Kung hindi nakikita ang window ng Objects, ipakita ito sa pamamagitan ng pag-click View ➤ Mga bagay.
6. Sa window ng Objects, piliin ang mga signal na gusto mong gayahin sa pamamagitan ng pag-right click at pagpili sa Add Wave.
7. Pagkatapos mong piliin ang mga signal para sa simulation, isagawa ang run -all sa Transcript window. Ang simulation ay tumatakbo hanggang sa ito ay makumpleto.
8. Kung hindi nakikita ang simulation, i-click View ➤ Kumaway.

Kaugnay na Impormasyon

Intel Arria 10 EMIF IP – Simulating Memory IP

Pin Placement para sa Intel Arria 10 EMIF IP

Ang paksang ito ay nagbibigay ng mga alituntunin para sa paglalagay ng pin.

Tapos naview

Ang mga Intel Arria 10 FPGA ay may sumusunod na istraktura:

• Ang bawat device ay naglalaman ng 2 I/O column.
• Ang bawat I/O column ay naglalaman ng hanggang 8 I/O na bangko.
• Ang bawat I/O bank ay naglalaman ng 4 na lane.
• Ang bawat lane ay naglalaman ng 12 general-purpose I/O (GPIO) pin.

Pangkalahatang Mga Alituntunin sa Pin

Ang mga sumusunod na punto ay nagbibigay ng pangkalahatang mga patnubay sa pin:

• Siguraduhin na ang mga pin para sa isang ibinigay na interface ng panlabas na memorya ay nasa loob ng isang column ng I/O.
• Ang mga interface na sumasaklaw sa maraming bangko ay dapat matugunan ang mga sumusunod na kinakailangan:
  • Ang mga bangko ay dapat na magkatabi. Para sa impormasyon sa mga katabing bangko, sumangguni sa Intel Arria 10 External Memory Interfaces IP User Guide.
  • Ang address at command bank ay dapat na nasa isang center bank para mabawasan ang latency. Kung ang memory interface ay gumagamit ng pantay na bilang ng mga bangko, ang address at command bank ay maaaring nasa alinman sa dalawang center bank.
• Ang mga hindi nagamit na pin ay maaaring gamitin bilang pangkalahatang layunin na I/O pin.
• Ang lahat ng address at command at nauugnay na mga pin ay dapat na nasa loob ng isang bangko.
• Ang address at command at data pin ay maaaring magbahagi ng isang bangko sa ilalim ng mga sumusunod na kundisyon:
  • Ang address at command at data pin ay hindi maaaring magbahagi ng I/O lane.
  • Tanging isang hindi nagamit na I/O lane sa address at command bank ang maaaring gamitin para sa mga data pin.

Talahanayan 4. Pangkalahatang Pin Constraints

Uri ng Signal	Pagpigil
Data Strobe	Ang lahat ng signal na kabilang sa isang DQ group ay dapat na nasa parehong I/O lane.
Data	Ang mga nauugnay na DQ pin ay dapat na nasa parehong I/O lane. Ang mga DM/DBI pin ay dapat na ipares sa isang DQ pin para sa tamang operasyon. Para sa mga protocol na hindi sumusuporta sa bidirectional na mga linya ng data, ang mga read signal ay dapat igrupo nang hiwalay sa mga write signal.
Address at Utos	Ang mga address at Command pin ay dapat na nasa mga paunang natukoy na lokasyon sa loob ng isang I/O bank.

Mga Takdang Aralin
Kung nag-apply ka ng development kit na preset sa pagbuo ng IP, lahat ng pin assignment para sa development kit ay awtomatikong nabuo at maaaring ma-verify sa .qsf file na nabuo gamit ang disenyo halample.

Kaugnay na Impormasyon

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP para sa DDR4
• Intel Arria 10 EMIF IP para sa QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP para sa QDR-IV
• Intel Arria 10 EMIF IP para sa RLDRAM 3
• Intel Arria 10 EMIF IP para sa LPDDR3

Pag-compile at Pagprograma ng Intel Arria 10 EMIF Design Halample

Pagkatapos mong gawin ang mga kinakailangang pin assignment sa .qsf file, maaari mong i-compile ang disenyo halample sa Intel Quartus Prime software.

1. Mag-navigate sa folder ng Intel Quartus Prime na naglalaman ng design exampang direktoryo.
2. Buksan ang proyekto ng Intel Quartus Prime file, (.qpf).
3. Para simulan ang compilation, i-click ang Processing ➤ Start Compilation. Ang matagumpay na pagkumpleto ng compilation ay bumubuo ng isang .sof file, na nagbibigay-daan sa disenyo na tumakbo sa hardware.
4. Upang i-program ang iyong device gamit ang pinagsama-samang disenyo, buksan ang programmer sa pamamagitan ng pag-click sa Tools ➤ Programmer.
5. Sa programmer, i-click ang Auto Detect para makita ang mga sinusuportahang device.
6. Piliin ang Intel Arria 10 device at pagkatapos ay piliin ang Change File.
7. Mag-navigate sa nabuong ed_synth.sof file at piliin ang Buksan.
8. I-click ang Start para simulan ang pagprograma ng Intel Arria 10 device. Kapag matagumpay na na-program ang device, dapat ipahiwatig ng progress bar sa kanang tuktok ng window ang 100% (Matagumpay).

Pag-debug sa Intel Arria 10 EMIF Design Halample

Ang EMIF Debug Toolkit ay magagamit upang tumulong sa pag-debug ng mga disenyo ng interface ng panlabas na memorya. Binibigyang-daan ka ng toolkit na magpakita ng mga margin ng pagbasa at pagsulat at bumuo ng mga diagram ng mata. Pagkatapos mong ma-program ang Intel Arria 10 development kit, maaari mong i-verify ang pagpapatakbo nito gamit ang EMIF Debug Toolkit.

1. Upang ilunsad ang EMIF Debug Toolkit, mag-navigate sa Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. I-click ang Initialize Connections.
3. I-click ang I-link ang Proyekto sa device. Lumilitaw ang isang window; i-verify na ang tamang device ay napili at ang tamang .sof file ay pinili.
4. I-click ang Lumikha ng Memory Interface Connection. Tanggapin ang mga default na setting sa pamamagitan ng pag-click sa OK.
5. Ang Intel Arria 10 development kit ay naka-set up na ngayon upang gumana sa EMIF Debug Toolkit, at maaari kang bumuo ng alinman sa mga sumusunod na ulat sa pamamagitan ng pag-double click sa kaukulang opsyon:

• Patakbuhin muli ang pagkakalibrate. Gumagawa ng ulat sa pagkakalibrate na nagbubuod sa katayuan ng pagkakalibrate bawat pangkat ng DQ/DQS kasama ang mga margin para sa bawat pin ng DQ/DQS.
• Margining ng Driver. Gumagawa ng ulat na nagbubuod sa read at write na mga margin sa bawat I/O pin. Naiiba ito sa calibration margining dahil ang driver margining ay nakukuha sa panahon ng user mode traffic kaysa sa panahon ng calibration
• Bumuo ng Eye Diagram. Bumubuo ng read at write na mga diagram ng mata para sa bawat DQ pin batay sa mga pattern ng data ng pagkakalibrate.
• I-calibrate ang Pagwawakas. Nagwawalis ng iba't ibang halaga ng pagwawakas at nag-uulat ng mga margin na ibinibigay ng bawat halaga ng pagwawakas. Gamitin ang tampok na ito upang makatulong na piliin ang pinakamainam na pagwawakas para sa interface ng memorya.

Disenyo HalampPaglalarawan para sa Mga Interface ng External Memory Intel Arria 10 FPGA IP

Kapag nag-parameter ka at bumuo ng iyong EMIF IP, maaari mong tukuyin na ang system ay lumikha ng mga direktoryo para sa simulation at synthesis file set, at bumuo ng file awtomatikong nagtatakda. Kung pipiliin mo ang Simulation o Synthesis sa ilalim ng Halample Disenyo Files sa Halample Designs tab, ang system ay lumilikha ng kumpletong simulation file set o isang kumpletong synthesis file itakda, alinsunod sa iyong pinili.

Sintesis Halample Disenyo

Ang synthesis halampAng disenyo ay naglalaman ng mga pangunahing bloke na ipinapakita sa figure sa ibaba.

• Isang traffic generator, na isang synthesizable Avalon®-MM example driver na nagpapatupad ng pseudo-random na pattern ng mga pagbabasa at pagsusulat sa isang parameterized na bilang ng mga address. Sinusubaybayan din ng generator ng trapiko ang data na nabasa mula sa memorya upang matiyak na tumutugma ito sa nakasulat na data at iginiit ang pagkabigo kung hindi man.
• Isang halimbawa ng memory interface, na kinabibilangan ng:
  • Isang memory controller na nagmo-moderate sa pagitan ng Avalon-MM interface at ng AFI interface.
  • Ang PHY, na nagsisilbing interface sa pagitan ng memory controller at external memory device upang magsagawa ng mga operasyon sa pagbasa at pagsulat.

Larawan 5. Sintesis Halample Disenyo

Kung ginagamit mo ang tampok na Ping Pong PHY, ang synthesis exampKasama sa disenyo ang dalawang generator ng trapiko na nagbibigay ng mga utos sa dalawang independiyenteng memory device sa pamamagitan ng dalawang independiyenteng controller at isang karaniwang PHY, tulad ng ipinapakita sa sumusunod na figure.

Larawan 6. Sintesis Halample Disenyo para sa Ping Pong PHY

Kung gumagamit ka ng RLDRAM 3, ang generator ng trapiko sa synthesis exampDirektang nakikipag-ugnayan ang disenyo sa PHY gamit ang AFI, tulad ng ipinapakita sa sumusunod na figure.
Larawan 7. Sintesis Halample Design para sa RLDRAM 3 Interfaces

Tandaan: Kung ang isa o higit pa sa PLL Sharing Mode, DLL Sharing Mode, o OCT Sharing Mode na mga parameter ay nakatakda sa anumang value maliban sa No Sharing, ang synthesis exampAng disenyo ay maglalaman ng dalawang traffic generator/memory interface na mga pagkakataon. Ang dalawang traffic generator/memory interface instance ay nauugnay lamang sa pamamagitan ng shared PLL/DLL/OCT na koneksyon gaya ng tinukoy ng mga setting ng parameter. Ang traffic generator/memory interface instance ay nagpapakita kung paano ka makakagawa ng mga ganoong koneksyon sa sarili mong mga disenyo.

Tandaan: Third-party na daloy ng synthesis gaya ng inilarawan sa Intel Quartus Prime Standard Edition na Gabay sa Gumagamit: Ang Third-party na Synthesis ay hindi isang sinusuportahang daloy para sa EMIF IP.
Kaugnay na Impormasyon
Pagbuo ng Synthesizable EMIF Design Halample sa pahina 7

Simulation Halample Disenyo

Ang simulation exampAng disenyo ay naglalaman ng mga pangunahing bloke na ipinapakita sa sumusunod na figure.

• Isang halimbawa ng synthesis halampang disenyo. Gaya ng inilarawan sa nakaraang seksyon, ang synthesis exampAng disenyo ay naglalaman ng isang generator ng trapiko at isang halimbawa ng interface ng memorya. Ang mga bloke na ito ay default sa abstract simulation model kung saan naaangkop para sa mabilis na simulation.
• Isang memory model, na gumaganap bilang isang generic na modelo na sumusunod sa mga detalye ng memory protocol. Kadalasan, ang mga vendor ng memorya ay nagbibigay ng mga modelo ng simulation para sa kanilang mga partikular na bahagi ng memory na maaari mong i-download mula sa kanilang mga webmga site.
• Isang status checker, na sinusubaybayan ang mga signal ng status mula sa external memory interface IP at ang traffic generator, upang magsenyas ng pangkalahatang pass o fail na kundisyon.

Larawan 8. Simulation Halample Disenyo

Kung ginagamit mo ang tampok na Ping Pong PHY, ang simulation exampKasama sa disenyo ang dalawang generator ng trapiko na nagbibigay ng mga utos sa dalawang independiyenteng memory device sa pamamagitan ng dalawang independiyenteng controller at isang karaniwang PHY, tulad ng ipinapakita sa sumusunod na figure.

Larawan 9. Simulation Halample Disenyo para sa Ping Pong PHY

Kung gumagamit ka ng RLDRAM 3, ang generator ng trapiko sa simulation exampDirektang nakikipag-ugnayan ang disenyo sa PHY gamit ang AFI, tulad ng ipinapakita sa sumusunod na figure.

Larawan 10. Simulation Halample Design para sa RLDRAM 3 Interfaces

Kaugnay na Impormasyon
Pagbuo ng EMIF Design Halample para sa Simulation sa pahina 10

Example Tab na Interface ng Designs

Kasama sa editor ng parameter ang isang Halample Designs tab na nagbibigay-daan sa iyong i-parameter at bumuo ng iyong example mga disenyo.l

Larawan 11. Halample Designs Tab sa External Memory Interfaces Parameter Editor

Magagamit Halample Seksyon ng Mga Disenyo
Binibigyang-daan ka ng Select design pulldown na piliin ang gustong exampang disenyo. Sa kasalukuyan, ang EMIF HalampAng Disenyo ay ang tanging magagamit na pagpipilian, at pinili bilang default.

Kasaysayan ng Pagbabago ng Dokumento para sa Mga Interface ng External Memory Intel Arria 10 FPGA IP Design Halample Gabay sa Gumagamit

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Mga pagbabago
2021.03.29	21.1	• Nasa Example Design Quick Start kabanata, inalis ang mga sanggunian sa NCSim* simulator.
2018.09.24	18.1	• Na-update na mga numero sa Pagbuo ng Synthesizable EMIF Design Halample at Pagbuo ng EMIF Design Halample para sa Simulation mga paksa.
2018.05.07	18.0	• Pinalitan ang pamagat ng dokumento mula sa Intel Arria 10 External Memory Interfaces IP Design Halample Gabay sa Gumagamit sa Mga Interface ng External Memory Intel Arria 10 FPGA IP Design Halample Gabay sa Gumagamit. • Nawastong mga bullet point sa Tapos naview seksyon ng Pin Placement para sa Intel Arria 10 EMIF IP paksa.

Petsa	Bersyon	Mga pagbabago
Nobyembre 2017	2017.11.06	Paunang paglabas.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.

• Maaaring i-claim ang ibang mga pangalan at brand bilang pag-aari ng iba.

Mga Dokumento / Mga Mapagkukunan

intel UG-20118 External Memory Interfaces Arria 10 FPGA IP Design Halample [pdf] Gabay sa Gumagamit UG-20118 External Memory Interfaces Arria 10 FPGA IP Design Halample, UG-20118, External Memory Interfaces Arria 10 FPGA IP Design Example, Mga Interface Arria 10 FPGA IP Design Halample, 10 FPGA IP Design Halample

Mga sanggunian

• User Manual