intel UG-20118 Інтерфейси зовнішньої пам'яті Arria 10 FPGA IP Design Example

Дизайн Прample Короткий посібник для інтерфейсів зовнішньої пам’яті Intel® Arria® 10 FPGA IP

Новий інтерфейс і більш автоматизований дизайн, напрampфайл доступний для зовнішніх інтерфейсів пам’яті Intel® Arria® 10.
ЕксampВкладка le Designs у редакторі параметрів дозволяє вказати створення синтезу та моделювання file набори, які ви можете використовувати для підтвердження своєї IP-адреси EMIF.
Ви можете створити exampрозроблений спеціально для комплекту розробки Intel FPGA або для будь-якого EMIF IP, який ви створюєте.

Малюнок 1. Загальна конструкція Example Робочі процеси

Дизайн Прample

Рисунок 2. Створення EMIF ExampДизайн із комплектом розробки Intel Arria 10

Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги.

• Інші назви та бренди можуть бути визнані власністю інших осіб.

Створення проекту EMIF

Для програмного забезпечення Intel Quartus® Prime версії 17.1 і пізнішої версії ви повинні створити проект Intel Quartus Prime перед тим, як генерувати EMIF IP і дизайн example.

1. Запустіть програмне забезпечення Intel Quartus Prime і виберіть File ➤ Майстер нового проекту. Натисніть Далі.
2. Вкажіть каталог і назву для проекту, який ви хочете створити. Натисніть Далі.
3. Переконайтеся, що вибрано «Порожній проект». Двічі натисніть Далі.
4. Під фільтром імені введіть номер деталі пристрою.
5. У розділі «Доступні пристрої» виберіть відповідний пристрій.
6. Натисніть Готово.

Створення та налаштування IP EMIF

Наступні кроки ілюструють, як створити та налаштувати IP-адресу EMIF. Кроки однакові незалежно від протоколу пам’яті, на який ви націлюєтеся.

1. У вікні IP Catalog виберіть Intel Arria 10 External Memory Interfaces. (Якщо вікно IP-каталогу не відображається, виберіть View ➤ Службові програми Windows ➤ Каталог IP.)
2. У редакторі IP-параметрів введіть ім’я об’єкта для IP-адреси EMIF (ім’я, яке ви надаєте тут, стає file ім’я для IP) і вкажіть каталог. Натисніть Створити.
3. Редактор параметрів має кілька вкладок, де ви повинні налаштувати параметри, щоб відобразити вашу реалізацію EMIF:

Інструкції щодо редактора параметрів Intel Arria 10 EMIF

Таблиця 1. Рекомендації редактора параметрів EMIF

Вкладка «Редактор параметрів».	Настанови
Загальний	Переконайтеся, що наступні параметри введено правильно: • Оцінка швидкості для пристрою. • Тактова частота пам'яті. • Опорна тактова частота PLL.
Пам'ять	• Зверніться до таблиці даних вашого пристрою пам'яті, щоб ввести параметри на Пам'ять вкладка. • Ви також повинні ввести конкретне місце для шпильки ALERT#. (Застосовується лише до протоколу пам’яті DDR4.)
Мем I/O	• Для початкових досліджень проекту ви можете використовувати налаштування за замовчуванням на Mem I/O вкладка. • Для розширеної перевірки проекту вам слід виконати моделювання плати, щоб отримати оптимальні параметри завершення.
FPGA I/O	• Для початкових досліджень проекту ви можете використовувати налаштування за замовчуванням на FPGA I/O вкладка. • Для розширеної перевірки дизайну вам слід виконати моделювання плати з пов’язаними моделями IBIS, щоб вибрати відповідні стандарти введення/виведення.
Час пам'яті	• Для початкових досліджень проекту ви можете використовувати налаштування за замовчуванням на Час пам'яті вкладка. • Для розширеної перевірки проекту вам слід ввести параметри відповідно до таблиці даних пристрою пам'яті.
дошка	• Для початкових досліджень проекту ви можете використовувати налаштування за замовчуванням на дошка вкладка. • Для розширеної перевірки проекту та точного закриття часу вам слід виконати моделювання плати, щоб отримати точну інформацію про міжсимвольну інтерференцію (ISI)/перехресні перешкоди та інформацію про перекіс плати та упаковки та ввести її в дошка вкладка.
Контролер	Встановіть параметри контролера відповідно до бажаної конфігурації та поведінки контролера пам’яті.
діагностика	Ви можете використовувати параметри на діагностика вкладка для допомоги в тестуванні та налагодженні інтерфейсу пам'яті.
Example Designs	The Example Designs вкладка дозволяє створювати дизайн напрampфайли для синтезу та моделювання. Згенерований дизайн напрample — повна система EMIF, що складається з IP EMIF і драйвера, який генерує випадковий трафік для перевірки інтерфейсу пам’яті.

Щоб отримати детальну інформацію про окремі параметри, зверніться до відповідного розділу для свого протоколу пам’яті в посібнику користувача Intel Arria 10 External Memory Interfaces IP.

Створення синтезованого дизайну EMIFample

Для комплектів розробки Intel Arria 10 існують попередні налаштування, які автоматично параметризують EMIF IP і генерують розпіновки для конкретної плати.

1. Переконайтеся, що вікно Presets є видимим. Якщо вікно Presets не відображається, відкрийте його, вибравши View ➤ Предустановки.
2. У вікні «Стилі» виберіть відповідний стиль комплекту розробки та натисніть «Застосувати».
3. Налаштуйте IP EMIF і натисніть Generate Example Design у верхньому правому куті вікна.
4. Укажіть каталог для дизайну EMIF, напрample та натисніть OK. Успішна генерація дизайну EMIF example створює наступне files у каталозі Wii.

Малюнок 3. Згенерований дизайн, який можна синтезуватиample File Структура

Примітка: Якщо ви не встановите прапорець Simulation або Synthesis, цільовий каталог міститиме дизайн Platform Designer files, які не компілюються програмним забезпеченням Intel Quartus Prime напряму, але можуть компілюватися viewредагувати або редагувати в Designer платформи. У цій ситуації ви можете виконати наступні команди для створення синтезу та моделювання file набори.

• Щоб створити компілюваний проект, ви повинні запустити сценарій quartus_sh -t make_qii_design.tcl у цільовому каталозі.
• Щоб створити проект моделювання, ви повинні запустити сценарій quartus_sh -t make_sim_design.tcl у цільовому каталозі.
• Розкривне меню «Вибрати плату» в цьому розділі застосовує відповідні призначення контактів комплекту розробки до напрampдизайн.
• Цей параметр доступний лише тоді, коли ви ввімкнули прапорець Синтез у прикладіample Дизайн Files розділ.
• Цей параметр має відповідати застосованому комплекту розробки, інакше з’явиться повідомлення про помилку.
• Якщо у розкривному списку «Вибрати плату» з’являється значення «Немає», це означає, що поточні вибрані параметри не відповідають жодній конфігурації комплекту розробки. Ви можете застосувати спеціальну IP-адресу набору для розробки та відповідні налаштування параметрів, вибравши один із попередніх налаштувань із бібліотеки попередніх налаштувань. Коли ви застосовуєте попереднє налаштування, поточна IP-адреса та інші налаштування параметрів встановлюються відповідно до вибраного попереднього налаштування. Якщо ви хочете зберегти свої поточні налаштування, вам слід зробити це перед вибором попереднього налаштування. Якщо ви все-таки виберете попередні налаштування, не зберігаючи попередні налаштування, ви завжди можете зберегти нові налаштування під іншим ім’ям
• Якщо ви хочете створити exampфайл для використання на вашій власній дошці, встановіть для вибору дошки значення «Немає», згенеруйте прикладampфайл, а потім додайте обмеження розташування шпильок.

Пов'язана інформація

• Синтез Прample Дизайн на сторінці 17
• Опис IP-параметрів Intel Arria 10 EMIF для DDR3
• Опис IP-параметрів Intel Arria 10 EMIF для DDR4
• Опис IP-параметрів Intel Arria 10 EMIF для QDRII/II+/Xtreme
• Опис IP-параметрів Intel Arria 10 EMIF для QDR-IV
• Опис IP-параметрів Intel Arria 10 EMIF для RLDRAM 3
• Опис IP-параметрів Intel Arria 10 EMIF для LPDDR3

Створення EMIF Design Exampфайл для моделювання

Для комплектів розробки Intel Arria 10 існують попередні налаштування, які автоматично параметризують EMIF IP і генерують розпіновки для конкретної плати.

1. Переконайтеся, що вікно Presets є видимим. Якщо вікно Presets не відображається, відкрийте його, вибравши View ➤ Предустановки.
2. У вікні «Стилі» виберіть відповідний стиль комплекту розробки та натисніть «Застосувати».
3. Налаштуйте IP EMIF і натисніть Generate Example Design у верхньому правому куті вікна.
4. Укажіть каталог для дизайну EMIF, напрample та натисніть OK.

Успішна генерація дизайну EMIF example створює кілька file набори для різних підтримуваних симуляторів у каталозі sim/ed_sim.
Малюнок 4. Згенерований дизайн моделюванняample File Структура

Примітка. Якщо ви не встановите прапорець Simulation або Synthesis, цільовий каталог міститиме дизайн Platform Designer files, які не компілюються програмним забезпеченням Intel Quartus Prime напряму, але можуть компілюватися viewредагувати або редагувати в Designer платформи. У цій ситуації ви можете виконати наступні команди для створення синтезу та моделювання file набори.

• Щоб створити компілюваний проект, ви повинні запустити сценарій quartus_sh -t make_qii_design.tcl у цільовому каталозі.
• Щоб створити проект моделювання, ви повинні запустити сценарій quartus_sh -t make_sim_design.tcl у цільовому каталозі.

Пов'язана інформація

• Симуляція Прample Дизайн на сторінці 19
• Intel Arria 10 EMIF IP – імітація IP пам’яті

Симуляція проти апаратної реалізації

Для симуляції інтерфейсу зовнішньої пам’яті ви можете вибрати або пропустити калібрування, або повне калібрування на вкладці «Діагностика» під час генерації IP.
Імітаційні моделі EMIF
У цій таблиці порівнюються характеристики моделей калібрування з пропуском і повного калібрування.
Таблиця 2. Імітаційні моделі EMIF: пропуск калібрування проти повного калібрування

Пропустити калібрування	Повне калібрування
Симуляція на системному рівні, зосереджена на логіці користувача.	Моделювання інтерфейсу пам'яті з упором на калібрування.
Деталі калібрування не фіксуються.	Захоплює всі сtagкалібрування.
продовження...

Пропустити калібрування	Повне калібрування
Має можливість зберігати та отримувати дані.	Включає вирівнювання, вирівнювання побіт тощо.
Відображає точну ефективність.
Не враховує перекіс дошки.

Симуляція RTL проти апаратної реалізації
У цій таблиці висвітлено ключові відмінності між симуляцією EMIF і апаратною реалізацією.
Таблиця 3. Симуляція EMIF RTL порівняно з апаратною реалізацією

Симуляція RTL	Апаратна реалізація
Код ініціалізації та калібрування Nios® виконуються паралельно.	Код ініціалізації та калібрування Nios виконується послідовно.
Інтерфейси встановлюють сигнал cal_done одночасно під час моделювання.	Операції монтажника визначають порядок калібрування, а інтерфейси не стверджують cal_done одночасно.

Ви повинні запустити симуляції RTL на основі шаблонів трафіку для програми вашого проекту. Зауважте, що симуляція RTL не моделює затримки трасування друкованої плати, що може спричинити розбіжність у затримці між симуляцією RTL та апаратною реалізацією.

Симуляція IP інтерфейсу зовнішньої пам'яті за допомогою ModelSim

Ця процедура показує, як імітувати дизайн EMIF напрample.

1. Запустіть програму Mentor Graphics* ModelSim і виберіть File ➤ Змінити каталог. Перейдіть до каталогу sim/ed_sim/mentor у створеному дизайніampпапка le.
2. Переконайтеся, що вікно стенограми відображається внизу екрана. Якщо вікно стенограми не відображається, відкрийте його, клацнувши View ➤ Стенограма.
3. У вікні стенограми запустіть джерело msim_setup.tcl.
4. Після завершення роботи вихідного файлу msim_setup.tcl запустіть ld_debug у вікні стенограми.
5. Після завершення роботи ld_debug перевірте, чи відображається вікно «Об’єкти». Якщо вікно «Об’єкти» не відображається, відкрийте його, клацнувши View ➤ Об'єкти.
6. У вікні «Об’єкти» виберіть сигнали, які потрібно змоделювати, клацнувши правою кнопкою миші та вибравши «Додати хвилю».
7. Після завершення вибору сигналів для моделювання виконайте run -all у вікні транскрипту. Симуляція виконується до завершення.
8. Якщо симуляція не відображається, натисніть View ➤ Хвиля.

Пов'язана інформація

Intel Arria 10 EMIF IP – імітація IP пам’яті

Розміщення контактів для Intel Arria 10 EMIF IP

У цій темі містяться рекомендації щодо розміщення шпильок.

закінченоview

ПЛІС Intel Arria 10 мають таку структуру:

• Кожен пристрій містить 2 стовпці введення/виведення.
• Кожен стовпець вводу-виводу містить до 8 банків вводу-виводу.
• Кожен банк введення/виведення містить 4 смуги.
• Кожна смуга містить 12 контактів введення-виведення загального призначення (GPIO).

Загальні вказівки щодо PIN-коду

Нижче наведено загальні рекомендації щодо закріплення шпильок.

• Переконайтеся, що контакти для певного інтерфейсу зовнішньої пам’яті знаходяться в одному стовпці вводу/виводу.
• Інтерфейси, які охоплюють кілька банків, мають відповідати таким вимогам:
  • Банки повинні прилягати один до одного. Щоб отримати інформацію про суміжні банки, зверніться до посібника користувача Intel Arria 10 External Memory Interfaces IP.
  • Банк адрес і команд має знаходитися в центральному банку, щоб мінімізувати затримку. Якщо інтерфейс пам'яті використовує парну кількість банків, адресний і командний банк можуть знаходитися в будь-якому з двох центральних банків.
• Невикористані контакти можна використовувати як контакти введення/виведення загального призначення.
• Усі адреси, команди та відповідні PIN-коди мають знаходитися в одному банку.
• Адреса, команди та дані можуть використовувати спільний банк за таких умов:
  • Контакти адреси, команд і даних не можуть мати спільну смугу введення/виведення.
  • Для контактів даних можна використовувати лише невикористану смугу вводу/виводу в банку адрес і команд.

Таблиця 4. Загальні обмеження контактів

Тип сигналу	обмеження
Стробоскоп даних	Усі сигнали, що належать до групи DQ, повинні знаходитися в одній смузі введення/виведення.
Дані	Пов'язані контакти DQ повинні розташовуватися в одній смузі введення/виведення. Для належної роботи контакти DM/DBI повинні бути з’єднані з контактом DQ. Для протоколів, які не підтримують двонаправлені лінії даних, сигнали читання слід групувати окремо від сигналів запису.
Адреса та команда	Контакти адреси та команди мають розташовуватися в попередньо визначених місцях у банку вводу-виводу.

Призначення контактів
Якщо під час створення IP-адреси ви застосували попередні налаштування набору для розробки, усі призначення контактів для набору для розробки генеруються автоматично та можуть бути перевірені у файлі .qsf file який генерується за допомогою дизайну example.

Пов'язана інформація

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP для DDR4
• Intel Arria 10 EMIF IP для QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP для QDR-IV
• Intel Arria 10 EMIF IP для RLDRAM 3
• Intel Arria 10 EMIF IP для LPDDR3

Компіляція та програмування Intel Arria 10 EMIF Design Example

Після того, як ви зробили необхідні призначення контактів у файлі .qsf file, ви можете скомпілювати дизайн напрampу програмному забезпеченні Intel Quartus Prime.

1. Перейдіть до папки Intel Quartus Prime, що містить приклад дизайнуampкаталог le.
2. Відкрийте проект Intel Quartus Prime file, (.qpf).
3. Щоб розпочати компіляцію, клацніть «Обробка» ➤ «Почати компіляцію». Успішне завершення компіляції генерує .sof file, що дозволяє дизайну працювати на апаратному забезпеченні.
4. Щоб запрограмувати свій пристрій зі скомпільованим дизайном, відкрийте програматор, натиснувши Інструменти ➤ Програматор.
5. У програматорі натисніть «Автоматичне визначення», щоб виявити підтримувані пристрої.
6. Виберіть пристрій Intel Arria 10, а потім натисніть «Змінити». File.
7. Перейдіть до згенерованого ed_synth.sof file і виберіть Відкрити.
8. Натисніть «Пуск», щоб почати програмування пристрою Intel Arria 10. Коли пристрій успішно запрограмовано, індикатор прогресу у верхньому правому куті вікна має показувати 100% (успішно).

Налагодження Intel Arria 10 EMIF Design Example

EMIF Debug Toolkit доступний для допомоги в налагодженні конструкцій інтерфейсу зовнішньої пам’яті. Набір інструментів дозволяє відображати поля читання та запису та створювати діаграми очей. Після того, як ви запрограмували комплект розробки Intel Arria 10, ви можете перевірити його роботу за допомогою набору інструментів для налагодження EMIF.

1. Щоб запустити EMIF Debug Toolkit, перейдіть до Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. Натисніть Ініціалізувати підключення.
3. Натисніть «Під’єднати проект до пристрою». З'являється вікно; переконайтеся, що вибрано правильний пристрій і правильний .sof file вибрано.
4. Клацніть «Створити підключення до інтерфейсу пам’яті». Прийміть налаштування за замовчуванням, натиснувши OK.
5. Набір інструментів розробки Intel Arria 10 тепер налаштовано для роботи з EMIF Debug Toolkit, і ви можете створити будь-який із наведених нижче звітів, двічі клацнувши відповідну опцію:

• Перезапустіть калібрування. Створює звіт про калібрування, у якому підсумовується стан калібрування для кожної групи DQ/DQS разом із полями для кожного контакту DQ/DQS.
• Націнка водія. Створює звіт із підсумковим запасом читання та запису для кожного контакту введення/виведення. Це відрізняється від маржі калібрування, оскільки маржа драйвера фіксується під час трафіку в режимі користувача, а не під час калібрування
• Створити окову діаграму. Генерує діаграми для читання та запису для кожного контакту DQ на основі шаблонів даних калібрування.
• Відкалібрувати закінчення. Очищає різні значення завершення та повідомляє про запаси, які забезпечує кожне значення завершення. Використовуйте цю функцію, щоб допомогти вибрати оптимальне закінчення для інтерфейсу пам’яті.

Дизайн Прample Опис інтерфейсів зовнішньої пам’яті Intel Arria 10 FPGA IP

Коли ви параметруєте та генеруєте свій EMIF IP, ви можете вказати, що система створює каталоги для моделювання та синтезу file набори та генерувати file встановлюється автоматично. Якщо вибрати Simulation або Synthesis у розділі Example Дизайн Files на ExampНа вкладці «Проекти» система створює повну симуляцію file комплект або повний синтез file набір відповідно до вашого вибору.

Синтез Прample Дизайн

Синтез прampДизайн файлу містить основні блоки, показані на малюнку нижче.

• Генератор трафіку, який є синтезованим Avalon®-MM exampдрайвер файлу, який реалізує псевдовипадковий шаблон читання та запису на параметризовану кількість адрес. Генератор трафіку також контролює дані, зчитані з пам’яті, щоб переконатися, що вони відповідають записаним даним, і заявляє про помилку в іншому випадку.
• Екземпляр інтерфейсу пам'яті, який включає:
  • Контролер пам'яті, який модерує між інтерфейсом Avalon-MM та інтерфейсом AFI.
  • PHY, який служить інтерфейсом між контролером пам’яті та зовнішніми пристроями пам’яті для виконання операцій читання та запису.

Малюнок 5. Синтез Прample Дизайн

Якщо ви використовуєте функцію Ping Pong PHY, синтез напрampДизайн файлу включає два генератори трафіку, які видають команди двом незалежним пристроям пам’яті через два незалежні контролери та загальний PHY, як показано на наступному малюнку.

Малюнок 6. Синтез ПрampLe Design for Ping Pong PHY

Якщо ви використовуєте RLDRAM 3, генератор трафіку в синтезі exampLe design взаємодіє безпосередньо з PHY за допомогою AFI, як показано на наступному малюнку.
Малюнок 7. Синтез ПрampДизайн для інтерфейсів RLDRAM 3

Примітка: Якщо для одного або кількох параметрів PLL Sharing Mode, DLL Sharing Mode або OCT Sharing Mode встановлено будь-яке значення, відмінне від No Sharing, синтез напр.ampДизайн файлу міститиме два екземпляри інтерфейсу генератора трафіку/пам’яті. Два екземпляри інтерфейсу генератора трафіку/пам’яті пов’язані лише спільними з’єднаннями PLL/DLL/OCT, як визначено налаштуваннями параметрів. Екземпляри інтерфейсу генератора трафіку/пам’яті демонструють, як ви можете створити такі зв’язки у своїх власних проектах.

Примітка: Потік стороннього синтезу, як описано в посібнику користувача Intel Quartus Prime Standard Edition: сторонній синтез не підтримується потоком для EMIF IP.
Пов'язана інформація
Створення синтезованого дизайну EMIFample на сторінці 7

Симуляція Прample Дизайн

Моделювання прampДизайн файлу містить основні блоки, показані на наступному малюнку.

• Приклад синтезу прample дизайн. Як описано в попередньому розділі, синтез напрampДизайн файлу містить генератор трафіку та екземпляр інтерфейсу пам'яті. Ці блоки за замовчуванням використовують для швидкого моделювання абстрактні моделі моделювання.
• Модель пам’яті, яка діє як загальна модель, яка відповідає специфікаціям протоколу пам’яті. Часто постачальники пам’яті надають імітаційні моделі для своїх конкретних компонентів пам’яті, які можна завантажити з їхнього сайту webсайти.
• Засіб перевірки стану, який відстежує сигнали стану від інтерфейсу зовнішньої пам’яті IP і генератора трафіку, щоб сигналізувати про загальний стан проходження чи невдачі.

Малюнок 8. Приклад моделюванняample Дизайн

Якщо ви використовуєте функцію Ping Pong PHY, симуляція напрampДизайн файлу включає два генератори трафіку, які видають команди двом незалежним пристроям пам’яті через два незалежні контролери та загальний PHY, як показано на наступному малюнку.

Малюнок 9. Приклад моделюванняampLe Design for Ping Pong PHY

Якщо ви використовуєте RLDRAM 3, генератор трафіку в моделюванні напрampLe design взаємодіє безпосередньо з PHY за допомогою AFI, як показано на наступному малюнку.

Малюнок 10. Приклад моделюванняampДизайн для інтерфейсів RLDRAM 3

Пов'язана інформація
Створення EMIF Design Exampфайл для моделювання на сторінці 10

ExampВкладка інтерфейсу le Designs

Редактор параметрів містить Example Вкладка «Дизайн», яка дозволяє вам параметризувати та генерувати свій прикладample designs.l

Малюнок 11. ВпрampВкладка «Дизайн» у редакторі параметрів інтерфейсів зовнішньої пам’яті

Доступний ПрampРозділ дизайну
Розкривне меню «Вибрати дизайн» дозволяє вибрати потрібний прикладample дизайн. В даний час EMIF ExampLe Design є єдиним доступним вибором і вибрано за замовчуванням.

Історія версій документа для інтерфейсів зовнішньої пам'яті Intel Arria 10 FPGA IP Design Example Посібник користувача

Версія документа	Версія Intel Quartus Prime	Зміни
2021.03.29	21.1	• В ExampLe Design Quick Start глави, вилучено посилання на симулятор NCSim*.
2018.09.24	18.1	• Оновлені цифри в Створення синтезованого дизайну EMIFample і Створення EMIF Design Exampфайл для моделювання теми.
2018.05.07	18.0	• Змінено назву документа з Інтерфейс зовнішньої пам'яті Intel Arria 10 IP Design Example Посібник користувача до Інтерфейси зовнішньої пам'яті Intel Arria 10 FPGA IP Design Example Посібник користувача. • Виправлено маркери в закінченоview розділ в Розміщення контактів для Intel Arria 10 EMIF IP тема.

Дата	Версія	Зміни
Листопад 2017	2017.11.06	Початковий випуск.

Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги.

• Інші назви та бренди можуть бути визнані власністю інших осіб.

Документи / Ресурси

intel UG-20118 Інтерфейси зовнішньої пам'яті Arria 10 FPGA IP Design Example [pdfПосібник користувача UG-20118 Інтерфейси зовнішньої пам'яті Arria 10 FPGA IP Design Example, UG-20118, Інтерфейси зовнішньої пам'яті Arria 10 FPGA IP Design Example, Інтерфейси Arria 10 FPGA IP Design Example, 10 FPGA IP Design Example

Список літератури

• Посібник користувача