Interfaces de memória externa intel UG-20118 Arria 10 FPGA IP Design Example

Projeto Example Guia de início rápido para interfaces de memória externa Intel® Arria® 10 FPGA IP

Uma nova interface e design mais automatizado exampO fluxo de arquivo está disponível para interfaces de memória externa Intel® Arria® 10.
O ExampA guia Designs no editor de parâmetros permite que você especifique a criação de síntese e simulação file conjuntos que pode utilizar para validar o seu IP EMIF.
Você pode gerar um exampdesign de arquivo especificamente para um kit de desenvolvimento Intel FPGA ou para qualquer IP EMIF que você gerar.

Figura 1. Projeto Geral Exampos fluxos de trabalho

Projeto Example

Figura 2. Gerando um EMIF ExampLe Design com um kit de desenvolvimento Intel Arria 10

Corporação Intel. Todos os direitos reservados. Intel, o logotipo da Intel e outras marcas da Intel são marcas comerciais da Intel Corporation ou de suas subsidiárias. A Intel garante o desempenho de seus produtos FPGA e semicondutores de acordo com as especificações atuais de acordo com a garantia padrão da Intel, mas reserva-se o direito de fazer alterações em quaisquer produtos e serviços a qualquer momento sem aviso prévio. A Intel não assume nenhuma responsabilidade decorrente do aplicativo ou uso de qualquer informação, produto ou serviço aqui descrito, exceto conforme expressamente acordado por escrito pela Intel. Os clientes da Intel são aconselhados a obter a versão mais recente das especificações do dispositivo antes de confiar em qualquer informação publicada e antes de fazer pedidos de produtos ou serviços.

• Outros nomes e marcas podem ser reivindicados como propriedade de terceiros.

Criando um Projeto EMIF

Para o software Intel Quartus® Prime versão 17.1 e posterior, você deve criar um projeto Intel Quartus Prime antes de gerar o IP EMIF e projetar exampeu.

1. Inicie o software Intel Quartus Prime e selecione File ➤ Assistente de Novo Projeto. Clique em Avançar.
2. Especifique um diretório e um nome para o projeto que deseja criar. Clique em Avançar.
3. Verifique se Projeto Vazio está selecionado. Clique em Avançar duas vezes.
4. No filtro Nome, digite o número de peça do dispositivo.
5. Em Dispositivos disponíveis, selecione o dispositivo apropriado.
6. Clique em Concluir.

Gerando e Configurando o IP EMIF

As etapas a seguir ilustram como gerar e configurar o IP EMIF. As etapas são semelhantes, independentemente do protocolo de memória que você está direcionando.

1. Na janela IP Catalog, selecione Intel Arria 10 External Memory Interfaces. (Se a janela Catálogo IP não estiver visível, selecione View ➤ Janelas de Utilitários ➤ Catálogo IP.)
2. No IP Parameter Editor, forneça um nome de entidade para o IP EMIF (o nome que você fornecer aqui se tornará o file nome para o IP) e especifique um diretório. Clique em Criar.
3. O editor de parâmetros possui várias guias onde você deve configurar parâmetros para refletir sua implementação EMIF:

Diretrizes do Editor de Parâmetros Intel Arria 10 EMIF

Tabela 1. Diretrizes do Editor de Parâmetros EMIF

Guia do Editor de Parâmetros	Diretrizes
Em geral	Certifique-se de que os seguintes parâmetros foram inseridos corretamente: • O grau de velocidade do dispositivo. • A frequência do clock da memória. • A frequência do relógio de referência PLL.
Memória	• Consulte a folha de dados do seu dispositivo de memória para inserir os parâmetros no Memória aba. • Você também deve inserir um local específico para o alfinete ALERT#. (Aplica-se apenas ao protocolo de memória DDR4.)
Memória E/S	• Para investigações iniciais do projeto, você pode usar as configurações padrão no E/S de memória aba. • Para validação avançada do projeto, você deve executar a simulação da placa para derivar as configurações ideais de terminação.
E/S FPGA	• Para investigações iniciais do projeto, você pode usar as configurações padrão no E/S FPGA aba. • Para validação avançada de projeto, você deve executar simulação de placa com modelos IBIS associados para selecionar padrões de E/S apropriados.
Tempo de memória	• Para investigações iniciais do projeto, você pode usar as configurações padrão no Tempo de memória aba. • Para validação avançada do projeto, você deve inserir os parâmetros de acordo com o datasheet do seu dispositivo de memória.
Quadro	• Para investigações iniciais do projeto, você pode usar as configurações padrão no Quadro aba. • Para validação de projeto avançada e fechamento de tempo preciso, você deve executar simulação de placa para derivar informações precisas de interferência intersimbólica (ISI)/diafonia e placa e embalagem, e inseri-las no Quadro aba.
Controlador	Defina os parâmetros do controlador de acordo com a configuração e o comportamento desejados para o seu controlador de memória.
Diagnóstico	Você pode usar os parâmetros no Diagnóstico guia para ajudar a testar e depurar sua interface de memória.
ExampLe Designs	O ExampLe Designs guia permite gerar ex designamparquivos para síntese e para simulação. O projeto gerado example é um sistema EMIF completo que consiste no IP EMIF e um driver que gera tráfego aleatório para validar a interface de memória.

Para obter informações detalhadas sobre parâmetros individuais, consulte o capítulo apropriado para o seu protocolo de memória no Guia do usuário IP de interfaces de memória externa Intel Arria 10.

Gerando o Projeto EMIF Sintetizável Example

Para os kits de desenvolvimento Intel Arria 10, existem presets que parametrizam automaticamente o IP EMIF e geram pinagens para a placa específica.

1. Verifique se a janela Predefinições está visível. Se a janela Presets não estiver visível, exiba-a selecionando View ➤ Predefinições.
2. Na janela Predefinições, selecione a predefinição do kit de desenvolvimento apropriada e clique em Aplicar.
3. Configure o IP EMIF e clique em Generate Example Design no canto superior direito da janela.
4. Especifique um diretório para o projeto EMIF example e clique em OK. Geração bem-sucedida do projeto EMIF example cria o seguinte fileestá em um diretório do Wii.

Figura 3. Projeto Sintetizável Gerado Example File Estrutura

Observação: Se você não marcar a caixa de seleção Simulação ou Síntese, o diretório de destino conterá o design do Platform Designer files, que não são compiláveis ​​diretamente pelo software Intel Quartus Prime, mas podem ser vieweditado ou editado no Platform Designer. Nesta situação, você pode executar os seguintes comandos para gerar síntese e simulação file conjuntos.

• Para criar um projeto compilável, você deve executar o script quartus_sh -t make_qii_design.tcl no diretório de destino.
• Para criar um projeto de simulação, você deve executar o script quartus_sh -t make_sim_design.tcl no diretório de destino.
• O menu suspenso Selecionar placa nesta seção aplica as atribuições de pinos do kit de desenvolvimento apropriadas ao exampProjeto.
• Esta configuração está disponível apenas quando você ativa a caixa de seleção Synthesis no ExampLe Design Fileseção s.
• Essa configuração deve corresponder ao kit de desenvolvimento aplicado presente, caso contrário, uma mensagem de erro será exibida.
• Se o valor None aparecer no menu Select board, isso indica que as seleções de parâmetros atuais não correspondem a nenhuma configuração do kit de desenvolvimento. Você pode aplicar um IP específico do kit de desenvolvimento e as configurações de parâmetros relacionadas selecionando uma das predefinições na biblioteca de predefinições. Quando você aplica uma predefinição, o IP atual e outras configurações de parâmetro são definidas para corresponder à predefinição selecionada. Se quiser salvar suas configurações atuais, faça-o antes de selecionar uma predefinição. Se você selecionar uma predefinição sem salvar suas configurações anteriores, sempre poderá salvar as novas configurações predefinidas com um nome diferente
• Se você deseja gerar o exampdesign de arquivo para uso em seu próprio quadro, defina Selecionar quadro como Nenhum, gere o exampdesign de arquivo e, em seguida, adicione restrições de localização de pinos.

Informações relacionadas

• Síntese Example Design na página 17
• Descrições dos parâmetros Intel Arria 10 EMIF IP para DDR3
• Descrições dos parâmetros Intel Arria 10 EMIF IP para DDR4
• Descrições dos parâmetros Intel Arria 10 EMIF IP para QDRII/II+/Xtreme
• Descrições dos parâmetros Intel Arria 10 EMIF IP para QDR-IV
• Descrições dos parâmetros Intel Arria 10 EMIF IP para RLDRAM 3
• Descrições dos parâmetros Intel Arria 10 EMIF IP para LPDDR3

Gerando o EMIF Design Examparquivo para simulação

Para os kits de desenvolvimento Intel Arria 10, existem presets que parametrizam automaticamente o IP EMIF e geram pinagens para a placa específica.

1. Verifique se a janela Predefinições está visível. Se a janela Presets não estiver visível, exiba-a selecionando View ➤ Predefinições.
2. Na janela Predefinições, selecione a predefinição do kit de desenvolvimento apropriada e clique em Aplicar.
3. Configure o IP EMIF e clique em Generate Example Design no canto superior direito da janela.
4. Especifique um diretório para o projeto EMIF example e clique em OK.

Geração bem-sucedida do projeto EMIF example cria vários file define para vários simuladores suportados, em um diretório sim/ed_sim.
Figura 4. Projeto de Simulação Gerado Example File Estrutura

Observação: se você não marcar a caixa de seleção Simulação ou Síntese, o diretório de destino conterá o design do Platform Designer files, que não são compiláveis ​​diretamente pelo software Intel Quartus Prime, mas podem ser vieweditado ou editado no Platform Designer. Nesta situação, você pode executar os seguintes comandos para gerar síntese e simulação file conjuntos.

• Para criar um projeto compilável, você deve executar o script quartus_sh -t make_qii_design.tcl no diretório de destino.
• Para criar um projeto de simulação, você deve executar o script quartus_sh -t make_sim_design.tcl no diretório de destino.

Informações relacionadas

• Simulação Example Design na página 19
• Intel Arria 10 EMIF IP – Simulando memória IP

Simulação versus implementação de hardware

Para simulação de interface de memória externa, você pode selecionar pular calibração ou calibração completa na guia Diagnóstico durante a geração de IP.
Modelos de Simulação EMIF
Esta tabela compara as características dos modelos de calibração ignorada e calibração completa.
Tabela 2. Modelos de Simulação EMIF: Saltar Calibração versus Calibração Completa

Ignorar Calibração	Calibração completa
Simulação em nível de sistema com foco na lógica do usuário.	Simulação da interface de memória com foco na calibração.
Os detalhes da calibração não são capturados.	Captura todos ostages de calibração.
continuou…

Ignorar Calibração	Calibração completa
Tem capacidade de armazenar e recuperar dados.	Inclui nivelamento, enquadramento por bit, etc.
Representa eficiência exata.
Não considera inclinação da placa.

Simulação RTL versus Implementação de Hardware
Esta tabela destaca as principais diferenças entre simulação EMIF e implementação de hardware.
Tabela 3. Simulação EMIF RTL Versus Implementação de Hardware

Simulação RTL	Implementação de Hardware
A inicialização do Nios® e o código de calibração são executados em paralelo.	A inicialização do Nios e o código de calibração são executados sequencialmente.
As interfaces ativam o sinal de sinal cal_done simultaneamente na simulação.	As operações de ajuste determinam a ordem de calibração e as interfaces não ativam cal_done simultaneamente.

Você deve executar simulações RTL com base em padrões de tráfego para o aplicativo do seu projeto. Observe que a simulação RTL não modela atrasos de rastreamento de PCB, o que pode causar uma discrepância na latência entre a simulação RTL e a implementação de hardware.

Simulando IP de Interface de Memória Externa com ModelSim

Este procedimento mostra como simular o projeto EMIF exampeu.

1. Inicie o software Mentor Graphics* ModelSim e selecione File ➤ Alterar diretório. Navegue até o diretório sim/ed_sim/mentor no ex de design geradoample pasta.
2. Verifique se a janela Transcrição é exibida na parte inferior da tela. Se a janela Transcrição não estiver visível, exiba-a clicando em View ➤ Transcrição.
3. Na janela Transcrição, execute source msim_setup.tcl.
4. Depois que source msim_setup.tcl terminar de executar, execute ld_debug na janela Transcript.
5. Depois que ld_debug terminar a execução, verifique se a janela Objetos é exibida. Se a janela Objetos não estiver visível, exiba-a clicando em View ➤ Objetos.
6. Na janela Objetos, selecione os sinais que deseja simular clicando com o botão direito do mouse e selecionando Adicionar onda.
7. Depois de terminar de selecionar os sinais para simulação, execute run -all na janela Transcript. A simulação é executada até que seja concluída.
8. Se a simulação não estiver visível, clique em View ➤ Onda.

Informações relacionadas

Intel Arria 10 EMIF IP – Simulando memória IP

Colocação de pinos para Intel Arria 10 EMIF IP

Este tópico fornece diretrizes para a colocação de pinos.

Sobreview

Os FPGAs Intel Arria 10 têm a seguinte estrutura:

• Cada dispositivo contém 2 colunas de E/S.
• Cada coluna de E/S contém até 8 bancos de E/S.
• Cada banco de E/S contém 4 pistas.
• Cada pista contém 12 pinos de E/S de uso geral (GPIO).

Diretrizes Gerais de Pins

Os pontos a seguir fornecem diretrizes gerais de pinos:

• Certifique-se de que os pinos para uma determinada interface de memória externa residam em uma única coluna de E/S.
• As interfaces que abrangem vários bancos devem atender aos seguintes requisitos:
  • As margens devem estar adjacentes umas às outras. Para obter informações sobre bancos adjacentes, consulte o Guia do usuário de interfaces de memória externa Intel Arria 10 IP.
  • O endereço e o banco de comando devem residir em um banco central para minimizar a latência. Se a interface de memória usar um número par de bancos, o endereço e o banco de comando podem residir em qualquer um dos dois bancos centrais.
• Os pinos não utilizados podem ser usados ​​como pinos de E/S de uso geral.
• Todos os endereços e comandos e pinos associados devem residir em um único banco.
• Os pinos de endereço, comando e dados podem compartilhar um banco nas seguintes condições:
  • Os pinos de endereço, comando e dados não podem compartilhar uma faixa de E/S.
  • Somente uma via de E/S não utilizada no banco de endereços e comandos pode ser usada para pinos de dados.

Tabela 4. Restrições gerais de pinos

Tipo de sinal	Restrição
Strobe de dados	Todos os sinais pertencentes a um grupo DQ devem residir na mesma via de E/S.
Dados	Os pinos DQ relacionados devem residir na mesma pista de E/S. Os pinos DM/DBI devem ser emparelhados com um pino DQ para operação adequada. Para protocolos que não suportam linhas de dados bidirecionais, os sinais de leitura devem ser agrupados separadamente dos sinais de gravação.
Endereço e Comando	Os pinos de endereço e comando devem residir em locais predefinidos dentro de um banco de E/S.

Pin atribuições
Se você aplicou uma predefinição de kit de desenvolvimento durante a geração de IP, todas as atribuições de pinos para o kit de desenvolvimento são geradas automaticamente e podem ser verificadas no .qsf file que é gerado com o design exampeu.

Informações relacionadas

• Intel Arria 10 EMIF IP DDR3
• IP Intel Arria 10 EMIF para DDR4
• IP Intel Arria 10 EMIF para QDRII/II+/Xtreme
• IP Intel Arria 10 EMIF para QDR-IV
• IP Intel Arria 10 EMIF para RLDRAM 3
• IP Intel Arria 10 EMIF para LPDDR3

Compilando e programando o Intel Arria 10 EMIF Design Example

Depois de fazer as atribuições de pinos necessárias no .qsf file, você pode compilar o projeto examparquivo no software Intel Quartus Prime.

1. Navegue até a pasta Intel Quartus Prime que contém o ex de designample diretório.
2. Abra o projeto Intel Quartus Prime file, (.qpf).
3. Para iniciar a compilação, clique em Processing ➤ Start Compilation. A conclusão bem-sucedida da compilação gera um arquivo .sof file, que permite que o design seja executado no hardware.
4. Para programar seu dispositivo com o design compilado, abra o programador clicando em Tools ➤ Programmer.
5. No programador, clique em Detecção automática para detectar os dispositivos suportados.
6. Selecione o dispositivo Intel Arria 10 e, em seguida, selecione Alterar File.
7. Navegue até o ed_synth.sof gerado file e selecione Abrir.
8. Clique em Iniciar para começar a programar o dispositivo Intel Arria 10. Quando o dispositivo for programado com sucesso, a barra de progresso no canto superior direito da janela deve indicar 100% (Bem-sucedido).

Depurando o Intel Arria 10 EMIF Design Example

O EMIF Debug Toolkit está disponível para auxiliar na depuração de projetos de interface de memória externa. O kit de ferramentas permite exibir margens de leitura e gravação e gerar diagramas de olho. Depois de programar o kit de desenvolvimento Intel Arria 10, você pode verificar sua operação usando o EMIF Debug Toolkit.

1. Para iniciar o EMIF Debug Toolkit, navegue até Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. Clique em Inicializar conexões.
3. Clique em Vincular projeto ao dispositivo. Uma janela aparece; verifique se o dispositivo correto está selecionado e se o .sof correto file é selecionado.
4. Clique em Criar conexão de interface de memória. Aceite as configurações padrão clicando em OK.
5. O kit de desenvolvimento Intel Arria 10 agora está configurado para funcionar com o EMIF Debug Toolkit, e você pode gerar qualquer um dos seguintes relatórios clicando duas vezes na opção correspondente:

• Refaça a calibração. Produz um relatório de calibração resumindo o status de calibração por grupo DQ/DQS junto com as margens para cada pino DQ/DQS.
• Margem do Condutor. Produz um relatório resumindo as margens de leitura e gravação por pino de E/S. Isso difere da margem de calibração porque a margem do driver é capturada durante o tráfego do modo de usuário e não durante a calibração
• Gerar Diagrama de Olho. Gera diagramas de olho de leitura e gravação para cada pino DQ com base nos padrões de dados de calibração.
• Calibrar terminação. Varre diferentes valores de terminação e relata as margens fornecidas por cada valor de terminação. Use esse recurso para ajudar a selecionar a terminação ideal para a interface de memória.

Projeto ExampDescrição do arquivo para interfaces de memória externa Intel Arria 10 FPGA IP

Ao parametrizar e gerar seu IP EMIF, você pode especificar que o sistema crie diretórios para simulação e síntese file conjuntos e gerar o file define automaticamente. Se você selecionar Simulação ou Síntese em ExampLe Design Fileestá no ExampNa guia Projetos, o sistema cria uma simulação completa file conjunto ou uma síntese completa file definido, de acordo com sua seleção.

Síntese ExampLe Design

a síntese exampO design do arquivo contém os principais blocos mostrados na figura abaixo.

• Um gerador de tráfego, que é um Avalon®-MM ex sintetizávelampdriver de arquivo que implementa um padrão pseudoaleatório de leituras e gravações em um número parametrizado de endereços. O gerador de tráfego também monitora os dados lidos da memória para garantir que correspondam aos dados gravados e declara uma falha caso contrário.
• Uma instância da interface de memória, que inclui:
  • Um controlador de memória que faz a moderação entre a interface Avalon-MM e a interface AFI.
  • O PHY, que serve como uma interface entre o controlador de memória e os dispositivos de memória externa para realizar operações de leitura e gravação.

Figura 5. Síntese ExampLe Design

Se você estiver usando o recurso Ping Pong PHY, a síntese exampO projeto do arquivo inclui dois geradores de tráfego emitindo comandos para dois dispositivos de memória independentes por meio de dois controladores independentes e um PHY comum, conforme mostrado na figura a seguir.

Figura 6. Síntese ExampLe Design para Ping Pong PHY

Se você estiver usando RLDRAM 3, o gerador de tráfego na síntese exampO design do arquivo se comunica diretamente com o PHY usando AFI, conforme mostrado na figura a seguir.
Figura 7. Síntese ExampLe Design para interfaces RLDRAM 3

Observação: Se um ou mais dos parâmetros PLL Sharing Mode, DLL Sharing Mode ou OCT Sharing Mode forem definidos para qualquer valor diferente de No Sharing, a síntese exampO design do arquivo conterá duas instâncias de gerador de tráfego/interface de memória. As duas instâncias de interface de memória/gerador de tráfego são relacionadas apenas por conexões PLL/DLL/OCT compartilhadas conforme definido pelas configurações de parâmetro. As instâncias de interface de memória/gerador de tráfego demonstram como você pode fazer tais conexões em seus próprios projetos.

Observação: Fluxo de síntese de terceiros, conforme descrito no Guia do usuário do Intel Quartus Prime Standard Edition: Síntese de terceiros não é um fluxo compatível com EMIF IP.
Informações relacionadas
Gerando o Projeto EMIF Sintetizável Examparquivo na página 7

Simulação ExampLe Design

a simulação exampO design do arquivo contém os principais blocos mostrados na figura a seguir.

• Uma instância da síntese exampdesign. Conforme descrito na seção anterior, a síntese exampO design do arquivo contém um gerador de tráfego e uma instância da interface de memória. Esses blocos são padronizados para modelos de simulação abstratos onde apropriado para simulação rápida.
• Um modelo de memória, que atua como um modelo genérico que adere às especificações do protocolo de memória. Freqüentemente, os fornecedores de memória fornecem modelos de simulação para seus componentes de memória específicos que você pode baixar de seus websites.
• Um verificador de status, que monitora os sinais de status do IP da interface de memória externa e do gerador de tráfego, para sinalizar uma condição geral de aprovação ou reprovação.

Figura 8. Simulação ExampLe Design

Se você estiver usando o recurso Ping Pong PHY, a simulação exampO projeto do arquivo inclui dois geradores de tráfego emitindo comandos para dois dispositivos de memória independentes por meio de dois controladores independentes e um PHY comum, conforme mostrado na figura a seguir.

Figura 9. Simulação ExampLe Design para Ping Pong PHY

Se você estiver usando RLDRAM 3, o gerador de tráfego na simulação exampO design do arquivo se comunica diretamente com o PHY usando AFI, conforme mostrado na figura a seguir.

Figura 10. Simulação ExampLe Design para interfaces RLDRAM 3

Informações relacionadas
Gerando o EMIF Design Examparquivo para Simulação na página 10

ExampAba Interface de Projetos

O editor de parâmetros inclui um Exampguia Designs que permite parametrizar e gerar seu exampos designs.l

Figura 11. ExampGuia Designs no Editor de Parâmetros de Interfaces de Memória Externa

Ex disponívelampSeção de Designs
O menu suspenso Select design permite que você selecione o ex desejadoampdesign. Atualmente, EMIF ExampO Design é a única opção disponível e é selecionado por padrão.

Histórico de revisão de documentos para interfaces de memória externa Intel Arria 10 FPGA IP Design Example Guia do usuário

Versão do documento	Versão Intel Quartus Prime	Mudanças
2021.03.29	21.1	• No ExampLe Design Quick Start capítulo, removeu as referências ao simulador NCSim*.
2018.09.24	18.1	• Números atualizados no Gerando o Projeto EMIF Sintetizável Example e Gerando o EMIF Design Examparquivo para simulação tópicos.
2018.05.07	18.0	• Título do documento alterado de Interfaces de memória externa Intel Arria 10 IP Design Example Guia do usuário para Interfaces de memória externa Intel Arria 10 FPGA IP Design Example Guia do usuário. • Pontos de bala corrigidos no Sobreview seção do Colocação de pinos para Intel Arria 10 EMIF IP tópico.

Data	Versão	Mudanças
novembro 2017	2017.11.06	Lançamento inicial.

Corporação Intel. Todos os direitos reservados. Intel, o logotipo da Intel e outras marcas da Intel são marcas comerciais da Intel Corporation ou de suas subsidiárias. A Intel garante o desempenho de seus produtos FPGA e semicondutores de acordo com as especificações atuais de acordo com a garantia padrão da Intel, mas reserva-se o direito de fazer alterações em quaisquer produtos e serviços a qualquer momento sem aviso prévio. A Intel não assume nenhuma responsabilidade decorrente do aplicativo ou uso de qualquer informação, produto ou serviço aqui descrito, exceto conforme expressamente acordado por escrito pela Intel. Os clientes da Intel são aconselhados a obter a versão mais recente das especificações do dispositivo antes de confiar em qualquer informação publicada e antes de fazer pedidos de produtos ou serviços.

• Outros nomes e marcas podem ser reivindicados como propriedade de terceiros.

Documentos / Recursos

Interfaces de memória externa intel UG-20118 Arria 10 FPGA IP Design Example [pdf] Guia do Usuário UG-20118 Interfaces de memória externa Arria 10 FPGA IP Design Example, UG-20118, interfaces de memória externa Arria 10 FPGA IP Design Example, Interfaces Arria 10 FPGA IP Design Example, 10 Projeto de IP FPGA Example

Referências

• Manual do usuário