intel UG-20118 Interfícies de memòria externa Arria 10 FPGA IP Design Example

Disseny Example Guia d'inici ràpid per a interfícies de memòria externa Intel® Arria® 10 FPGA IP

Una nova interfície i un disseny més automatitzat exampel flux està disponible per a interfícies de memòria externa Intel® Arria® 10.
L'Exampla pestanya Dissenys de l'editor de paràmetres us permet especificar la creació de síntesi i simulació file conjunts que podeu utilitzar per validar la vostra IP EMIF.
Podeu generar un exampdisseny específicament per a un kit de desenvolupament Intel FPGA o per a qualsevol IP EMIF que genereu.

Figura 1. Disseny general Example Fluxos de treball

Disseny Example

Figura 2. Generació d'un EMIF ExampDisseny amb un kit de desenvolupament Intel Arria 10

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.

• Altres noms i marques es poden reclamar com a propietat d'altres.

Creació d'un projecte EMIF

Per al programari Intel Quartus® Prime versió 17.1 i posteriors, heu de crear un projecte Intel Quartus Prime abans de generar la IP EMIF i el disseny ex.ample.

1. Inicieu el programari Intel Quartus Prime i seleccioneu File ➤ Assistent del nou projecte. Feu clic a Següent.
2. Especifiqueu un directori i un nom per al projecte que voleu crear. Feu clic a Següent.
3. Comproveu que estigui seleccionat Projecte buit. Feu clic a Següent dues vegades.
4. Sota el filtre Nom, escriviu el número de peça del dispositiu.
5. A Dispositius disponibles, seleccioneu el dispositiu adequat.
6. Feu clic a Finalitzar.

Generació i configuració de la IP EMIF

Els passos següents il·lustren com generar i configurar la IP EMIF. Els passos són similars independentment del protocol de memòria al qual us dirigiu.

1. A la finestra del Catàleg IP, seleccioneu Interfícies de memòria externa Intel Arria 10. (Si la finestra del Catàleg IP no és visible, seleccioneu View ➤ Utilitat Windows ➤ Catàleg IP.)
2. A l'Editor de paràmetres IP, proporcioneu un nom d'entitat per a la IP EMIF (el nom que proporcioneu aquí es converteix en file nom per a la IP) i especifiqueu un directori. Feu clic a Crear.
3. L'editor de paràmetres té diverses pestanyes on heu de configurar els paràmetres per reflectir la vostra implementació EMIF:

Directrius de l'editor de paràmetres EMIF d'Intel Arria 10

Taula 1. Directrius de l'editor de paràmetres EMIF

Pestanya Editor de paràmetres	Pautes
General	Assegureu-vos que els paràmetres següents s'han introduït correctament: • El grau de velocitat del dispositiu. • La freqüència del rellotge de memòria. • La freqüència del rellotge de referència PLL.
Memòria	• Consulteu el full de dades del vostre dispositiu de memòria per introduir els paràmetres del dispositiu Memòria pestanya. • També heu d'introduir una ubicació específica per al pin ALERT#. (Només s'aplica al protocol de memòria DDR4.)
Mem E/S	• Per a les investigacions inicials del projecte, podeu utilitzar la configuració predeterminada a Mem I/O pestanya. • Per a la validació avançada del disseny, hauríeu de realitzar una simulació de placa per obtenir la configuració òptima de terminació.
E/S FPGA	• Per a les investigacions inicials del projecte, podeu utilitzar la configuració predeterminada a E/S FPGA pestanya. • Per a la validació avançada del disseny, hauríeu de realitzar simulacions de placa amb els models IBIS associats per seleccionar els estàndards d'E/S adequats.
Mem Timing	• Per a les investigacions inicials del projecte, podeu utilitzar la configuració predeterminada a Mem Timing pestanya. • Per a la validació avançada del disseny, hauríeu d'introduir els paràmetres segons el full de dades del vostre dispositiu de memòria.
Junta	• Per a les investigacions inicials del projecte, podeu utilitzar la configuració predeterminada a Junta pestanya. • Per a una validació avançada del disseny i un tancament precís del temps, hauríeu de realitzar una simulació de la placa per obtenir informació precisa sobre la interferència intersímbol (ISI)/diafona i la informació de la placa i el paquet, i introduir-la a la Junta pestanya.
Controlador	Establiu els paràmetres del controlador segons la configuració i el comportament desitjats per al vostre controlador de memòria.
Diagnòstics	Podeu utilitzar els paràmetres del Diagnòstics pestanya per ajudar-vos a provar i depurar la vostra interfície de memòria.
Example Dissenys	El Example Dissenys La pestanya us permet generar disseny, examples per a la síntesi i per a la simulació. El disseny generat example és un sistema EMIF complet que consta de la IP EMIF i un controlador que genera trànsit aleatori per validar la interfície de memòria.

Per obtenir informació detallada sobre paràmetres individuals, consulteu el capítol adequat per al vostre protocol de memòria a la Guia d'usuari IP d'interfícies de memòria externa Intel Arria 10.

Generació del disseny EMIF sintetitzable Example

Per als kits de desenvolupament Intel Arria 10, hi ha valors predefinits que parametritzen automàticament la IP EMIF i generen pinouts per a la placa específica.

1. Comproveu que la finestra Preajustos sigui visible. Si la finestra Preajustos no és visible, seleccioneu-la per mostrar-la View ➤ Presets.
2. A la finestra Valors predefinits, seleccioneu el valor predefinit del kit de desenvolupament adequat i feu clic a Aplica.
3. Configureu la IP EMIF i feu clic a Genera Example Disseny a la cantonada superior dreta de la finestra.
4. Especifiqueu un directori per al disseny EMIF, example i feu clic a D'acord. Generació reeixida del disseny EMIF example crea el següent files sota un directori de Wii.

Figura 3. Disseny sintetitzable generat Example File Estructura

Nota: Si no seleccioneu la casella de selecció Simulació o Síntesi, el directori de destinació contindrà el disseny de Platform Designer files, que el programari Intel Quartus Prime no pot compilar directament, però sí vieweditat o editat amb Platform Designer. En aquesta situació, podeu executar les ordres següents per generar síntesi i simulació file conjunts.

• Per crear un projecte compilable, heu d'executar l'script quartus_sh -t make_qii_design.tcl al directori de destinació.
• Per crear un projecte de simulació, heu d'executar l'script quartus_sh -t make_sim_design.tcl al directori de destinació.
• El menú desplegable Select board d'aquesta secció aplica les assignacions de pins del kit de desenvolupament adequades a l'exampdisseny.
• Aquesta configuració només està disponible quan activeu la casella de selecció Síntesi a l'exampel Disseny Filesecció s.
• Aquesta configuració ha de coincidir amb el kit de desenvolupament aplicat present o, en cas contrari, apareixerà un missatge d'error.
• Si el valor Cap apareix al menú desplegable del tauler de selecció, indica que les seleccions de paràmetres actuals no coincideixen amb cap configuració del kit de desenvolupament. Podeu aplicar una IP específica del kit de desenvolupament i paràmetres relacionats seleccionant un dels valors predefinits de la biblioteca. Quan apliqueu un valor predefinit, l'IP actual i altres paràmetres s'estableixen perquè coincideixin amb el valor predefinit seleccionat. Si voleu desar la vostra configuració actual, hauríeu de fer-ho abans de seleccionar un valor predefinit. Si seleccioneu una configuració predeterminada sense desar la configuració anterior, sempre podeu desar la configuració predeterminada nova amb un nom diferent
• Si voleu generar l'exampdisseny del l per utilitzar-lo al vostre propi tauler, establiu Selecciona el tauler a Cap, genereu l'exampdisseny del fitxer i, a continuació, afegiu restriccions d'ubicació de pins.

Informació relacionada

• Síntesi Example Disseny a la pàgina 17
• Descripcions dels paràmetres IP d'Intel Arria 10 EMIF per a DDR3
• Descripcions dels paràmetres IP d'Intel Arria 10 EMIF per a DDR4
• Descripcions dels paràmetres IP EMIF d'Intel Arria 10 per a QDRII/II+/Xtreme
• Descripcions dels paràmetres IP EMIF d'Intel Arria 10 per a QDR-IV
• Descripcions dels paràmetres IP EMIF d'Intel Arria 10 per a RLDRAM 3
• Descripcions dels paràmetres IP EMIF d'Intel Arria 10 per a LPDDR3

Generació del disseny EMIF Example per a la simulació

Per als kits de desenvolupament Intel Arria 10, hi ha valors predefinits que parametritzen automàticament la IP EMIF i generen pinouts per a la placa específica.

1. Comproveu que la finestra Preajustos sigui visible. Si la finestra Preajustos no és visible, seleccioneu-la per mostrar-la View ➤ Presets.
2. A la finestra Valors predefinits, seleccioneu el valor predefinit del kit de desenvolupament adequat i feu clic a Aplica.
3. Configureu la IP EMIF i feu clic a Genera Example Disseny a la cantonada superior dreta de la finestra.
4. Especifiqueu un directori per al disseny EMIF, example i feu clic a D'acord.

Generació reeixida del disseny EMIF example crea múltiples file conjunts per a diversos simuladors compatibles, sota un directori sim/ed_sim.
Figura 4. Disseny de simulació generada Example File Estructura

Nota: si no seleccioneu la casella de selecció Simulació o Síntesi, el directori de destinació contindrà el disseny de Platform Designer files, que el programari Intel Quartus Prime no pot compilar directament, però sí vieweditat o editat amb Platform Designer. En aquesta situació, podeu executar les ordres següents per generar síntesi i simulació file conjunts.

• Per crear un projecte compilable, heu d'executar l'script quartus_sh -t make_qii_design.tcl al directori de destinació.
• Per crear un projecte de simulació, heu d'executar l'script quartus_sh -t make_sim_design.tcl al directori de destinació.

Informació relacionada

• Simulació Example Disseny a la pàgina 19
• Intel Arria 10 EMIF IP: IP de memòria simulada

Simulació versus implementació de maquinari

Per a la simulació de la interfície de memòria externa, podeu seleccionar ometre el calibratge o el calibratge complet a la pestanya Diagnòstics durant la generació d'IP.
Models de simulació EMIF
Aquesta taula compara les característiques dels models de calibratge de salt i de calibratge complet.
Taula 2. Models de simulació EMIF: Saltar la calibració versus la calibració completa

Omet la calibració	Calibració completa
Simulació a nivell de sistema centrada en la lògica d'usuari.	Simulació de la interfície de memòria centrada en el calibratge.
Els detalls de la calibració no es capturen.	Captura tots els stages de calibratge.
continuat…

Omet la calibració	Calibració completa
Té capacitat per emmagatzemar i recuperar dades.	Inclou l'anivellament, la inclinació per bit, etc.
Representa una eficiència precisa.
No considera la inclinació del tauler.

Simulació RTL versus implementació de maquinari
Aquesta taula destaca les diferències clau entre la simulació EMIF i la implementació de maquinari.
Taula 3. Simulació EMIF RTL versus implementació de maquinari

Simulació RTL	Implementació de maquinari
El codi d'inicialització i calibratge de Nios® s'executa en paral·lel.	El codi d'inicialització i calibratge de Nios s'executa de manera seqüencial.
Les interfícies afirmen el senyal cal_done simultàniament a la simulació.	Les operacions de l'ajustador determinen l'ordre de calibratge i les interfícies no afirmen cal_done simultàniament.

Hauríeu d'executar simulacions RTL basades en patrons de trànsit per a l'aplicació del vostre disseny. Tingueu en compte que la simulació RTL no modela els retards de traça de PCB que poden provocar una discrepància en la latència entre la simulació RTL i la implementació del maquinari.

Simulació d'IP de la interfície de memòria externa amb ModelSim

Aquest procediment mostra com simular el disseny EMIF example.

1. Inicieu el programari Mentor Graphics* ModelSim i seleccioneu File ➤ Canvia el directori. Navegueu al directori sim/ed_sim/mentor dins del disseny generat, per exempleample carpeta.
2. Comproveu que la finestra Transcripció es mostri a la part inferior de la pantalla. Si la finestra Transcripció no és visible, mostra-la fent clic View ➤ Transcripció.
3. A la finestra Transcripció, executeu la font msim_setup.tcl.
4. Quan la font msim_setup.tcl s'acabi d'executar, executeu ld_debug a la finestra Transcripció.
5. Quan ld_debug s'acabi d'executar, comproveu que es mostra la finestra Objectes. Si la finestra Objectes no és visible, visualitzeu-la fent clic View ➤ Objectes.
6. A la finestra Objectes, seleccioneu els senyals que voleu simular fent clic amb el botó dret i seleccionant Afegeix ona.
7. Quan hàgiu acabat de seleccionar els senyals per a la simulació, executeu run -all a la finestra Transcripció. La simulació s'executa fins que es completa.
8. Si la simulació no és visible, feu clic View ➤ Onada.

Informació relacionada

Intel Arria 10 EMIF IP: IP de memòria simulada

Col·locació de pins per a IP Intel Arria 10 EMIF

Aquest tema ofereix directrius per col·locar els pins.

Acabatview

Els FPGA Intel Arria 10 tenen l'estructura següent:

• Cada dispositiu conté 2 columnes d'E/S.
• Cada columna d'E/S conté fins a 8 bancs d'E/S.
• Cada banc d'E/S conté 4 carrils.
• Cada carril conté 12 pins d'E/S de propòsit general (GPIO).

Directrius generals de pins

Els punts següents proporcionen directrius generals de pins:

• Assegureu-vos que els pins d'una interfície de memòria externa determinada resideixen dins d'una sola columna d'E/S.
• Les interfícies que abasten diversos bancs han de complir els requisits següents:
  • Els bancs han de ser adjacents entre si. Per obtenir informació sobre els bancs adjacents, consulteu la Guia d'usuari IP d'interfícies de memòria externa Intel Arria 10.
  • L'adreça i el banc de comandaments han de residir en un banc central per minimitzar la latència. Si la interfície de memòria utilitza un nombre parell de bancs, l'adreça i el banc de comandaments poden residir en qualsevol dels dos bancs centrals.
• Els pins no utilitzats es poden utilitzar com a pins d'E/S d'ús general.
• Totes les adreces i comandaments i els pins associats han de residir dins d'un sol banc.
• Els pins d'adreça, de comandament i de dades poden compartir un banc en les condicions següents:
  • Els pins d'adreces i comandaments i dades no poden compartir un carril d'E/S.
  • Només es pot utilitzar un carril d'E/S no utilitzat al banc d'adreces i comandes per als pins de dades.

Taula 4. Restriccions generals del pin

Tipus de senyal	Restricció
Strobe de dades	Tots els senyals que pertanyen a un grup DQ han de residir al mateix carril d'E/S.
Dades	Els pins DQ relacionats han de residir al mateix carril d'E/S. Els pins DM/DBI s'han de combinar amb un pin DQ per al funcionament correcte. Per als protocols que no admeten línies de dades bidireccionals, els senyals de lectura s'han d'agrupar per separat dels senyals d'escriptura.
Adreça i comandament	Els pins d'adreça i d'ordre han de residir en ubicacions predefinides dins d'un banc d'E/S.

Tasques de fixació
Si heu aplicat un kit de desenvolupament predefinit durant la generació d'IP, totes les assignacions de pins per al kit de desenvolupament es generen automàticament i es poden verificar al .qsf file que es genera amb el disseny example.

Informació relacionada

• Intel Arria 10 EMIF IP DDR3
• IP Intel Arria 10 EMIF per a DDR4
• IP Intel Arria 10 EMIF per a QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP per a QDR-IV
• Intel Arria 10 EMIF IP per a RLDRAM 3
• IP Intel Arria 10 EMIF per a LPDDR3

Compilació i programació de l'Intel Arria 10 EMIF Design Example

Després d'haver fet les assignacions de pins necessàries al fitxer .qsf file, podeu compilar el disseny exampli al programari Intel Quartus Prime.

1. Navegueu a la carpeta Intel Quartus Prime que conté el disseny, exampdirectori le.
2. Obriu el projecte Intel Quartus Prime file, (.qpf).
3. Per començar la compilació, feu clic a Processament ➤ Inicia la compilació. La finalització correcta de la compilació genera un .sof file, que permet que el disseny s'executi amb maquinari.
4. Per programar el dispositiu amb el disseny compilat, obriu el programador fent clic a Eines ➤ Programador.
5. Al programador, feu clic a Detecció automàtica per detectar dispositius compatibles.
6. Seleccioneu el dispositiu Intel Arria 10 i, a continuació, seleccioneu Canvia File.
7. Navegueu fins al fitxer ed_synth.sof generat file i seleccioneu Obre.
8. Feu clic a Inicia per començar a programar el dispositiu Intel Arria 10. Quan el dispositiu s'ha programat correctament, la barra de progrés a la part superior dreta de la finestra hauria d'indicar 100% (èxit).

Depuració de l'Intel Arria 10 EMIF Design Example

El kit d'eines de depuració EMIF està disponible per ajudar a depurar dissenys d'interfície de memòria externa. El conjunt d'eines us permet mostrar els marges de lectura i escriptura i generar diagrames d'ulls. Després d'haver programat el kit de desenvolupament Intel Arria 10, podeu verificar el seu funcionament mitjançant el kit d'eines de depuració EMIF.

1. Per iniciar l'EMIF Debug Toolkit, aneu a Eines ➤ Eines de depuració del sistema ➤ Kit d'eines de la interfície de memòria externa.
2. Feu clic a Inicialitza connexions.
3. Feu clic a Enllaça el projecte al dispositiu. Apareix una finestra; comproveu que s'ha seleccionat el dispositiu correcte i que el .sof file està seleccionat.
4. Feu clic a Crea una connexió d'interfície de memòria. Accepteu la configuració predeterminada fent clic a D'acord.
5. El kit de desenvolupament Intel Arria 10 està configurat per funcionar amb el kit d'eines de depuració EMIF i podeu generar qualsevol dels informes següents fent doble clic a l'opció corresponent:

• Torna a executar el calibratge. Produeix un informe de calibratge que resumeix l'estat de calibratge per grup DQ/DQS juntament amb els marges de cada pin DQ/DQS.
• Marge del conductor. Produeix un informe que resumeix els marges de lectura i escriptura per pin d'E/S. Això difereix del marge de calibratge perquè el marge del conductor es captura durant el trànsit en mode d'usuari més que durant el calibratge
• Generar diagrama d'ulls. Genera diagrames d'ulls de lectura i escriptura per a cada pin DQ basats en patrons de dades de calibratge.
• Calibra la terminació. Escombra diferents valors de terminació i informa dels marges que proporciona cada valor de terminació. Utilitzeu aquesta funció per ajudar a seleccionar la terminació òptima per a la interfície de memòria.

Disseny Example Descripció de les interfícies de memòria externa Intel Arria 10 FPGA IP

Quan parametritzeu i genereu la vostra IP EMIF, podeu especificar que el sistema creï directoris per a la simulació i la síntesi. file conjunts i generar el file estableix automàticament. Si seleccioneu Simulació o Síntesi a Exampel Disseny Files a l'Exampla pestanya Dissenys, el sistema crea una simulació completa file conjunt o una síntesi completa file configurat, d'acord amb la vostra selecció.

Síntesi Exampel Disseny

La síntesi exampEl disseny del fitxer conté els blocs principals que es mostren a la figura següent.

• Un generador de trànsit, que és un Avalon®-MM sintetitzable exampcontrolador de fitxer que implementa un patró pseudoaleatori de lectures i escriptures en un nombre parametritzat d'adreces. El generador de trànsit també supervisa les dades llegides de la memòria per assegurar-se que coincideixin amb les dades escrites i, en cas contrari, afirma una fallada.
• Una instància de la interfície de memòria, que inclou:
  • Un controlador de memòria que modera entre la interfície Avalon-MM i la interfície AFI.
  • El PHY, que serveix com a interfície entre el controlador de memòria i els dispositius de memòria externs per realitzar operacions de lectura i escriptura.

Figura 5. Síntesi Exampel Disseny

Si utilitzeu la funció Ping Pong PHY, la síntesi exampEl disseny del fitxer inclou dos generadors de trànsit que emeten ordres a dos dispositius de memòria independents mitjançant dos controladors independents i un PHY comú, tal com es mostra a la figura següent.

Figura 6. Síntesi Exampel Disseny per a Ping Pong PHY

Si utilitzeu RLDRAM 3, el generador de trànsit de la síntesi exampEl disseny del fitxer es comunica directament amb el PHY mitjançant AFI, tal com es mostra a la figura següent.
Figura 7. Síntesi Example Disseny per a interfícies RLDRAM 3

Nota: Si un o més dels paràmetres del mode de compartició de PLL, el mode de compartició de DLL o el mode de compartició d'OCT s'estableixen en qualsevol valor que no sigui No compartit, la síntesi exampEl disseny del fitxer contindrà dues instàncies de generador de trànsit/interfície de memòria. Les dues instàncies del generador de trànsit/interfície de memòria només estan relacionades per connexions PLL/DLL/OCT compartides tal com es defineix a la configuració del paràmetre. Les instàncies del generador de trànsit/interfície de memòria demostren com podeu fer aquestes connexions en els vostres propis dissenys.

Nota: Flux de síntesi de tercers, tal com es descriu a la Guia de l'usuari de l'Intel Quartus Prime Standard Edition: La síntesi de tercers no és un flux compatible per a IP EMIF.
Informació relacionada
Generació del disseny EMIF sintetitzable Exampa la pàgina 7

Simulació Exampel Disseny

La simulació exampEl disseny del fitxer conté els blocs principals que es mostren a la figura següent.

• Una instància de la síntesi exampel disseny. Tal com es descriu a l'apartat anterior, la síntesi exampEl disseny del fitxer conté un generador de trànsit i una instància de la interfície de memòria. Aquests blocs utilitzen per defecte els models de simulació abstractes quan sigui necessari per a una simulació ràpida.
• Un model de memòria, que actua com un model genèric que s'adhereix a les especificacions del protocol de memòria. Sovint, els proveïdors de memòria proporcionen models de simulació per als seus components de memòria específics que podeu descarregar-los webllocs.
• Un verificador d'estat, que supervisa els senyals d'estat de la IP de la interfície de memòria externa i el generador de trànsit, per indicar una condició general d'aprovació o fallada.

Figura 8. Simulació Exampel Disseny

Si utilitzeu la funció Ping Pong PHY, la simulació per exempleampEl disseny del fitxer inclou dos generadors de trànsit que emeten ordres a dos dispositius de memòria independents mitjançant dos controladors independents i un PHY comú, tal com es mostra a la figura següent.

Figura 9. Simulació Exampel Disseny per a Ping Pong PHY

Si utilitzeu RLDRAM 3, el generador de trànsit de la simulació, per exempleampEl disseny del fitxer es comunica directament amb el PHY mitjançant AFI, tal com es mostra a la figura següent.

Figura 10. Simulació Example Disseny per a interfícies RLDRAM 3

Informació relacionada
Generació del disseny EMIF Exampfitxer de simulació a la pàgina 10

Examppestanya de la interfície de dissenys

L'editor de paràmetres inclou un Example pestanya Dissenys que us permet parametritzar i generar el vostre example designs.l

Figura 11. Examppestanya Dissenys a l'Editor de paràmetres d'interfícies de memòria externa

Disponible ExampSecció de Dissenys
El menú desplegable Selecciona disseny us permet seleccionar l'exampel disseny. En l'actualitat, EMIF Example Disseny és l'única opció disponible i està seleccionada per defecte.

Historial de revisions de documents per a interfícies de memòria externa Intel Arria 10 FPGA IP Design Example Guia de l'usuari

Versió del document	Versió Intel Quartus Prime	Canvis
2021.03.29	21.1	• En el Exampel Disseny d'inici ràpid capítol, es van eliminar les referències al simulador NCSim*.
2018.09.24	18.1	• Xifres actualitzades al Generació del disseny EMIF sintetitzable Example i Generació del disseny EMIF Example per a la simulació temes.
2018.05.07	18.0	• S'ha canviat el títol del document de Interfícies de memòria externa Intel Arria 10 Disseny IP Example Guia de l'usuari a Interfícies de memòria externa Intel Arria 10 FPGA IP Design Example Guia de l'usuari. • Punts corregits a les vinyetes Acabatview secció de la Col·locació de pins per a IP Intel Arria 10 EMIF tema.

Data	Versió	Canvis
novembre 2017	2017.11.06	Alliberament inicial.

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.

• Altres noms i marques es poden reclamar com a propietat d'altres.

Documents/Recursos

intel UG-20118 Interfícies de memòria externa Arria 10 FPGA IP Design Example [pdfGuia de l'usuari UG-20118 Interfícies de memòria externa Arria 10 FPGA IP Design Example, UG-20118, Interfícies de memòria externa Arria 10 FPGA IP Design Example, Interfícies Arria 10 FPGA IP Design Example, 10 FPGA IP Design Example

Referències

• Manual d'usuari