intel UG-20118 külső memória interfészek Arria 10 FPGA IP Design Example

Tervezés plample Rövid útmutató a külső memória interfészekhez Intel® Arria® 10 FPGA IP

Új felület és automatizáltabb tervezés, plampA le flow elérhető Intel® Arria® 10 külső memória interfészekhez.
Az ExampA paraméterszerkesztőben a Designs fülön megadhatja a szintézis és szimuláció létrehozását file készletek, amelyeket az EMIF IP-címének érvényesítésére használhat.
Létrehozhat egy exampkimondottan Intel FPGA fejlesztőkészlethez vagy bármely Ön által generált EMIF IP-hez.

1. ábra Általános tervezés Plample Munkafolyamatok

Tervezés plample

2. ábra EMIF Ex. generálásaample Design Intel Arria 10 fejlesztőkészlettel

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja, hogy FPGA és félvezető termékei az aktuális specifikációknak megfelelő teljesítményt nyújtanak az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat.

• Más nevek és márkák mások tulajdonát képezhetik.

EMIF projekt létrehozása

Az Intel Quartus® Prime szoftver 17.1-es és újabb verzióihoz létre kell hoznia egy Intel Quartus Prime projektet, mielőtt létrehozná az EMIF IP-címet és a tervezést.ample.

1. Indítsa el az Intel Quartus Prime szoftvert, és válassza ki File ➤ Új projekt varázsló. Kattintson a Tovább gombra.
2. Adja meg a létrehozni kívánt projekt könyvtárát és nevét. Kattintson a Tovább gombra.
3. Ellenőrizze, hogy az Üres projekt van-e kiválasztva. Kattintson kétszer a Tovább gombra.
4. A Név szűrő alatt írja be az eszköz cikkszámát.
5. Az Elérhető eszközök alatt válassza ki a megfelelő eszközt.
6. Kattintson a Befejezés gombra.

Az EMIF IP generálása és konfigurálása

A következő lépések bemutatják, hogyan kell létrehozni és konfigurálni az EMIF IP-címet. A lépések hasonlóak a megcélzott memóriaprotokolltól függetlenül.

1. Az IP-katalógus ablakban válassza az Intel Arria 10 External Memory Interfaces lehetőséget. (Ha az IP-katalógus ablak nem látható, válassza a View ➤ Windows segédprogram ➤ IP-katalógus.)
2. Az IP-paraméterszerkesztőben adjon meg egy entitásnevet az EMIF IP-címéhez (az itt megadott név lesz file az IP neve) és adjon meg egy könyvtárat. Kattintson a Létrehozás gombra.
3. A paraméterszerkesztő több lappal rendelkezik, ahol be kell állítania a paramétereket az EMIF megvalósításának megfelelően:

Intel Arria 10 EMIF paraméterszerkesztő irányelvek

1. táblázat: EMIF Paraméterszerkesztő irányelvek

Paraméterszerkesztő fül	Irányelvek
Általános	Győződjön meg arról, hogy a következő paramétereket helyesen adta meg: • A készülék sebességfokozata. • A memória órafrekvenciája. • A PLL referencia órajel frekvenciája.
Memória	• Olvassa el a memóriaeszköz adatlapját a paraméterek megadásához Memória lapon. • Adjon meg egy konkrét helyet az ALERT# PIN-kódhoz. (Csak a DDR4 memóriaprotokollra vonatkozik.)
Mem I/O	• A projekt kezdeti vizsgálatához használhatja az alapértelmezett beállításokat Mem I/O lapon. • A fejlett tervezési érvényesítéshez kártyaszimulációt kell végrehajtania az optimális lezárási beállítások levezetéséhez.
FPGA I/O	• A projekt kezdeti vizsgálatához használhatja az alapértelmezett beállításokat FPGA I/O lapon. • A fejlett tervezési érvényesítéshez kártyaszimulációt kell végrehajtania a kapcsolódó IBIS modellekkel a megfelelő I/O szabványok kiválasztásához.
Mem időzítés	• A projekt kezdeti vizsgálatához használhatja az alapértelmezett beállításokat Mem időzítés lapon. • A fejlett tervezési érvényesítéshez a memóriaeszköz adatlapjának megfelelő paramétereket kell megadnia.
Bizottság	• A projekt kezdeti vizsgálatához használhatja az alapértelmezett beállításokat Bizottság lapon. • A fejlett tervezési érvényesítés és a pontos időzítés érdekében táblaszimulációt kell végrehajtania a pontos szimbólumok közötti interferencia (ISI)/áthallás és a tábla és a csomag torzítási információinak levezetéséhez, és be kell írnia azokat a Bizottság lapon.
Vezérlő	Állítsa be a vezérlő paramétereit a memóriavezérlő kívánt konfigurációjának és viselkedésének megfelelően.
Diagnosztika	Használhatja a paramétereket a Diagnosztika fület, hogy segítse a memória interfész tesztelését és hibakeresését.
Example Designs	A Example Designs lapon tervezhet plampszintézishez és szimulációhoz. A generált terv plampA le egy teljes EMIF rendszer, amely az EMIF IP-ből és egy meghajtóból áll, amely véletlenszerű forgalmat generál a memória interfész érvényesítéséhez.

Az egyes paraméterekkel kapcsolatos részletes információkért tekintse meg az Intel Arria 10 External Memory Interfaces IP User Guide memóriaprotokolljának megfelelő fejezetét.

A szintetizálható EMIF Design Example

Az Intel Arria 10 fejlesztői készletekhez vannak olyan előbeállítások, amelyek automatikusan paraméterezik az EMIF IP-címet, és kivezetéseket generálnak az adott kártyához.

1. Ellenőrizze, hogy látható-e a Presets ablak. Ha a Presets ablak nem látható, jelenítse meg a kiválasztással View ➤ Előbeállítások.
2. Az Előbeállítások ablakban válassza ki a megfelelő fejlesztői készletet, majd kattintson az Alkalmaz gombra.
3. Konfigurálja az EMIF IP-címét, és kattintson a Generate Example Design az ablak jobb felső sarkában.
4. Adjon meg egy könyvtárat az EMIF-tervhez, plample és kattintson az OK gombra. Az EMIF design sikeres generálása plample a következőt hozza létre files egy Wii könyvtárban.

3. ábra. Generált szintetizálható terv plample File Szerkezet

Jegyzet: Ha nem jelöli be a Szimuláció vagy Szintézis jelölőnégyzetet, a célkönyvtár tartalmazza a Platform Designer tervezést. files, amelyeket az Intel Quartus Prime szoftver közvetlenül nem fordít, de lehet viewszerkesztve vagy a Platform Designer alatt szerkesztve. Ebben a helyzetben a következő parancsokat futtathatja szintézis és szimuláció létrehozásához file készletek.

• Lefordítható projekt létrehozásához futtassa a quartus_sh -t make_qii_design.tcl parancsfájlt a célkönyvtárban.
• Szimulációs projekt létrehozásához futtassa a quartus_sh -t make_sim_design.tcl parancsfájlt a célkönyvtárban.
• Az ebben a szakaszban található Select board legördülő menü a megfelelő fejlesztőkészlet-kiosztást alkalmazza az examptervezés.
• Ez a beállítás csak akkor érhető el, ha bekapcsolja a Szintézis jelölőnégyzetet az Example Design Files szakasz.
• Ennek a beállításnak meg kell egyeznie az alkalmazott fejlesztőkészlettel, különben hibaüzenet jelenik meg.
• Ha a Nincs érték jelenik meg a Select board legördülő listában, az azt jelzi, hogy az aktuális paraméter-beállítások nem egyeznek a fejlesztőkészlet-konfigurációkkal. Alkalmazhat egy fejlesztőkészlet-specifikus IP-címet és a kapcsolódó paraméterbeállításokat, ha kiválasztja az egyik előre beállított értéket az előre beállított könyvtárból. Előbeállítás alkalmazásakor az aktuális IP-cím és egyéb paraméterbeállítások a kiválasztott előbeállításnak megfelelően lesznek beállítva. Ha el kívánja menteni jelenlegi beállításait, ezt meg kell tennie, mielőtt kiválaszt egy előre beállított beállítást. Ha a korábbi beállítások mentése nélkül választ ki egy előre beállított beállítást, az új előre beállított beállításokat bármikor elmentheti más néven
• Ha szeretné generálni az exampha saját táblán szeretné használni, állítsa a Select board (Nincs) értékre, generálja az example design, majd adjon hozzá tűk helyére vonatkozó korlátozásokat.

Kapcsolódó információk

• Szintézis plample Design a 17. oldalon
• Intel Arria 10 EMIF IP paraméterleírások DDR3-hoz
• Intel Arria 10 EMIF IP paraméterleírások DDR4-hoz
• Intel Arria 10 EMIF IP paraméterleírások QDRII/II+/Xtreme-hez
• Intel Arria 10 EMIF IP paraméterleírások a QDR-IV-hez
• Intel Arria 10 EMIF IP-paraméterek leírása az RLDRAM 3-hoz
• Intel Arria 10 EMIF IP paraméterleírások az LPDDR3-hoz

Az EMIF Design Ex. létrehozásaample a szimulációhoz

Az Intel Arria 10 fejlesztői készletekhez vannak olyan előbeállítások, amelyek automatikusan paraméterezik az EMIF IP-címet, és kivezetéseket generálnak az adott kártyához.

1. Ellenőrizze, hogy látható-e a Presets ablak. Ha a Presets ablak nem látható, jelenítse meg a kiválasztással View ➤ Előbeállítások.
2. Az Előbeállítások ablakban válassza ki a megfelelő fejlesztői készletet, majd kattintson az Alkalmaz gombra.
3. Konfigurálja az EMIF IP-címét, és kattintson a Generate Example Design az ablak jobb felső sarkában.
4. Adjon meg egy könyvtárat az EMIF-tervhez, plample és kattintson az OK gombra.

Az EMIF design sikeres generálása plample többszöröst hoz létre file készletek különböző támogatott szimulátorokhoz, egy sim/ed_sim könyvtárban.
4. ábra Generált szimulációs terv plample File Szerkezet

Megjegyzés: Ha nem jelöli be a Szimuláció vagy a Szintézis jelölőnégyzetet, a célkönyvtár tartalmazza a Platform Designer tervezést. files, amelyeket az Intel Quartus Prime szoftver közvetlenül nem fordít, de lehet viewszerkesztve vagy a Platform Designer alatt szerkesztve. Ebben a helyzetben a következő parancsokat futtathatja szintézis és szimuláció generálásához file készletek.

• Lefordítható projekt létrehozásához futtassa a quartus_sh -t make_qii_design.tcl parancsfájlt a célkönyvtárban.
• Szimulációs projekt létrehozásához futtassa a quartus_sh -t make_sim_design.tcl parancsfájlt a célkönyvtárban.

Kapcsolódó információk

• Szimuláció plample Design a 19. oldalon
• Intel Arria 10 EMIF IP – Simulating Memory IP

Szimuláció versus hardveres megvalósítás

A külső memória interfész szimulációjához az IP generálás során a Diagnosztika lapon kiválaszthatja a kalibrálás kihagyását vagy a teljes kalibrálást.
EMIF szimulációs modellek
Ez a táblázat összehasonlítja a kihagyásos és a teljes kalibrációs modellek jellemzőit.
2. táblázat: EMIF szimulációs modellek: Kalibráció kihagyása a teljes kalibrációhoz képest

Kalibrálás kihagyása	Teljes kalibrálás
Rendszerszintű szimuláció a felhasználói logikára összpontosítva.	Memória interfész szimuláció a kalibrációra összpontosítva.
A kalibrálás részletei nem kerülnek rögzítésre.	Minden s-t rögzíttages a kalibrálás.
folytatás…

Kalibrálás kihagyása	Teljes kalibrálás
Képes adatok tárolására és visszakeresésére.	Tartalmazza a szintezést, a bitenkénti ferdítést stb.
Pontos hatékonyságot képvisel.
Nem veszi figyelembe a tábla ferdeségét.

RTL szimuláció versus hardveres implementáció
Ez a táblázat kiemeli az EMIF-szimuláció és a hardveres megvalósítás közötti főbb különbségeket.
3. táblázat: EMIF RTL szimuláció versus hardveres implementáció

RTL szimuláció	Hardver megvalósítás
A Nios® inicializálási és kalibrációs kódja párhuzamosan fut.	A Nios inicializálási és kalibrációs kódja egymás után fut.
Az interfészek szimulációban egyidejűleg érvényesítik a cal_done jelet.	Az illesztőműveletek határozzák meg a kalibrálás sorrendjét, és az interfészek nem állítják be egyszerre a cal_done-t.

Futtasson RTL-szimulációkat a tervezési alkalmazás forgalmi mintái alapján. Vegye figyelembe, hogy az RTL-szimuláció nem modellezi a PCB-nyomkövetési késéseket, amelyek eltérést okozhatnak az RTL-szimuláció és a hardveres megvalósítás között.

Külső memória interfész IP szimulációja ModelSim segítségével

Ez az eljárás bemutatja, hogyan lehet szimulálni az EMIF-tervet plample.

1. Indítsa el a Mentor Graphics* ModelSim szoftvert, és válassza ki File ➤ Címtár módosítása. Keresse meg a sim/ed_sim/mentor könyvtárat a generált tervben, plample mappa.
2. Ellenőrizze, hogy az Átirat ablak megjelenik-e a képernyő alján. Ha az Átirat ablak nem látható, kattintson rá kattintva View ➤ Átirat.
3. Az Átirat ablakban futtassa az msim_setup.tcl forrást.
4. Az msim_setup.tcl forrás futása után futtassa az ld_debug parancsot az Átirat ablakban.
5. Az ld_debug futása után ellenőrizze, hogy megjelenik-e az Objektumok ablak. Ha az Objektumok ablak nem látható, kattintson rá View ➤ Objektumok.
6. Az Objektumok ablakban válassza ki a szimulálni kívánt jeleket a jobb gombbal kattintva, és válassza ki a Hullám hozzáadása lehetőséget.
7. Miután befejezte a szimulációhoz szükséges jelek kiválasztását, futtassa a run -all parancsot az Átirat ablakban. A szimuláció a befejezésig tart.
8. Ha a szimuláció nem látható, kattintson a gombra View ➤ Hullám.

Kapcsolódó információk

Intel Arria 10 EMIF IP – Simulating Memory IP

Pin elhelyezése Intel Arria 10 EMIF IP-hez

Ez a témakör útmutatást ad a tű elhelyezéséhez.

Felettview

Az Intel Arria 10 FPGA-k felépítése a következő:

• Minden eszköz 2 I/O oszlopot tartalmaz.
• Minden I/O oszlop legfeljebb 8 I/O bankot tartalmaz.
• Minden I/O bank 4 sávot tartalmaz.
• Minden sáv 12 általános célú I/O (GPIO) érintkezőt tartalmaz.

Általános pin-irányelvek

A következő pontok általános tűs iránymutatást adnak:

• Győződjön meg arról, hogy egy adott külső memória interfész lábai egyetlen I/O oszlopban találhatók.
• A több bankot átfogó interfészeknek meg kell felelniük a következő követelményeknek:
  • A bankoknak egymás mellett kell lenniük. A szomszédos bankokra vonatkozó információkért tekintse meg az Intel Arria 10 External Memory Interfaces IP felhasználói kézikönyvét.
  • A cím- és parancsbanknak egy központi bankban kell lennie a késleltetés minimalizálása érdekében. Ha a memória interfész páros számú bankot használ, akkor a cím és a parancsbank a két központi bank bármelyikében lehet.
• A fel nem használt érintkezők általános célú I/O érintkezőkként használhatók.
• Minden címnek és parancsnak, valamint a kapcsolódó lábnak egyetlen bankon belül kell lennie.
• A cím-, parancs- és adattűk a következő feltételek mellett oszthatnak meg egy bankot:
  • A cím, a parancs- és adattűk nem oszthatnak meg egy I/O sávot.
  • Csak a cím- és parancsbankban lévő nem használt I/O sáv használható adattűkhöz.

4. táblázat: Általános tűk korlátozások

Jel típusa	Kényszer
Data Strobe	A DQ csoporthoz tartozó összes jelnek ugyanabban az I/O sávban kell lennie.
Adat	A kapcsolódó DQ érintkezőknek ugyanabban az I/O sávban kell lenniük. A megfelelő működés érdekében a DM/DBI érintkezőket DQ tűvel kell párosítani. A kétirányú adatvonalakat nem támogató protokollok esetében az olvasási jeleket az írásjelektől elkülönítve kell csoportosítani.
Cím és parancs	A cím- és parancstűknek előre meghatározott helyeken kell lenniük egy I/O bankon belül.

PIN-hozzárendelések
Ha előre beállított fejlesztőkészletet alkalmazott az IP-generálás során, a fejlesztőkészlethez tartozó összes tű-hozzárendelés automatikusan létrejön, és ellenőrizhető a .qsf fájlban. file amelyet a tervezéssel generálnak plample.

Kapcsolódó információk

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP DDR4-hez
• Intel Arria 10 EMIF IP QDRII/II+/Xtreme-hez
• Intel Arria 10 EMIF IP QDR-IV-hez
• Intel Arria 10 EMIF IP RLDRAM 3-hoz
• Intel Arria 10 EMIF IP az LPDDR3-hoz

Az Intel Arria 10 EMIF Design Ex. fordítása és programozásaample

Miután elvégezte a szükséges pin-hozzárendeléseket a .qsf fájlban file, összeállíthatja a tervezést plample az Intel Quartus Prime szoftverben.

1. Keresse meg az Intel Quartus Prime mappát, amely tartalmazza a design example könyvtárat.
2. Nyissa meg az Intel Quartus Prime projektet file, (.qpf).
3. A fordítás megkezdéséhez kattintson a Feldolgozás ➤ Fordítás indítása elemre. A fordítás sikeres befejezése egy .sof fájlt generál file, amely lehetővé teszi a tervezés hardveren való futtatását.
4. Az eszköz lefordított tervvel való programozásához nyissa meg a programozót az Eszközök ➤ Programozó elemre kattintva.
5. A programozóban kattintson az Automatikus felismerés gombra a támogatott eszközök észleléséhez.
6. Válassza ki az Intel Arria 10 eszközt, majd válassza a Módosítás lehetőséget File.
7. Keresse meg a generált ed_synth.sof fájlt file és válassza a Megnyitás lehetőséget.
8. Kattintson a Start gombra az Intel Arria 10 eszköz programozásának megkezdéséhez. Ha az eszköz sikeresen programozott, az ablak jobb felső sarkában lévő folyamatjelző sávnak 100%-ot (Sikeres) kell mutatnia.

Hibakeresés az Intel Arria 10 EMIF Design Example

Az EMIF Debug Toolkit elérhető a külső memória interfész tervezésének hibakeresésében. Az eszközkészlet lehetővé teszi olvasási és írási margók megjelenítését, valamint szemdiagramok generálását. Miután beprogramozta az Intel Arria 10 fejlesztőkészletet, ellenőrizheti annak működését az EMIF Debug Toolkit segítségével.

1. Az EMIF Debug Toolkit elindításához nyissa meg az Eszközök ➤ Rendszerhibakereső eszközök ➤ Külső memória interfész eszközkészletet.
2. Kattintson a Kapcsolatok inicializálása elemre.
3. Kattintson a Projekt összekapcsolása az eszközre elemre. Megjelenik egy ablak; ellenőrizze, hogy a megfelelő eszköz van-e kiválasztva, és hogy a megfelelő .sof file van kiválasztva.
4. Kattintson a Memória interfész kapcsolat létrehozása elemre. Az OK gombra kattintva fogadja el az alapértelmezett beállításokat.
5. Az Intel Arria 10 fejlesztőkészlet immár az EMIF Debug Toolkittel való működésre van beállítva, és a megfelelő opcióra duplán kattintva a következő jelentések bármelyikét létrehozhatja:

• Futtassa újra a kalibrálást. Kalibrálási jelentést készít, amely összefoglalja a kalibrálás állapotát DQ/DQS csoportonként, valamint az egyes DQ/DQS érintkezők margóit.
• Driver Margining. Jelentést készít, amely összefoglalja az olvasási és írási margókat I/O tűnként. Ez eltér a kalibrációs margótól, mivel a vezetői margót a rendszer a felhasználói módú forgalom során rögzíti, nem pedig a kalibrálás során
• Szemdiagram létrehozása. Olvasási és írási szem diagramokat generál minden DQ érintkezőhöz a kalibrációs adatminták alapján.
• Leállítás kalibrálása. Különböző befejezési értékeket söpör, és jelentést készít az egyes befejezési értékek által biztosított marginokról. Ezzel a funkcióval kiválaszthatja a memória interfész optimális lezárását.

Tervezés plample Külső memória interfészek leírása Intel Arria 10 FPGA IP

Amikor paraméterezi és létrehozza az EMIF IP-címét, megadhatja, hogy a rendszer hozzon létre könyvtárakat a szimulációhoz és a szintézishez file beállítja, és generálja a file automatikusan beállítja. Ha a Szimuláció vagy a Szintézis lehetőséget választja a Plample Design Files az Example Designs fülön a rendszer teljes szimulációt készít file készlet vagy egy teljes szintézis file állítsa be, az Ön választásának megfelelően.

Szintézis plample Design

A szintézis plample design tartalmazza az alábbi ábrán látható főbb blokkokat.

• Egy forgalomgenerátor, amely egy szintetizálható Avalon®-MM plampLe illesztőprogram, amely pszeudo-véletlenszerű olvasási és írási mintát valósít meg paraméterezett számú címre. A forgalomgenerátor figyeli a memóriából kiolvasott adatokat is, hogy megbizonyosodjon arról, hogy megegyeznek az írott adatokkal, és ellenkező esetben hibát jelez.
• A memória interfész egy példánya, amely a következőket tartalmazza:
  • Memóriavezérlő, amely az Avalon-MM interfész és az AFI interfész között moderál.
  • A PHY, amely interfészként szolgál a memóriavezérlő és a külső memóriaeszközök között olvasási és írási műveletek végrehajtásához.

5. ábra Szintézis Plample Design

Ha a Ping Pong PHY szolgáltatást használja, a szintézis plampA le design két forgalomgenerátort tartalmaz, amelyek két független vezérlőn és egy közös PHY-n keresztül adnak ki parancsokat két független memóriaeszköznek, amint az a következő ábrán látható.

6. ábra Szintézis Plample Design for Ping Pong PHY

Ha RLDRAM 3-at használ, akkor a szintézis forgalomgenerátora plampA le design közvetlenül kommunikál a PHY-val az AFI segítségével, amint az a következő ábrán látható.
7. ábra Szintézis Plample Design RLDRAM 3 interfészek számára

Jegyzet: Ha a PLL-megosztási mód, a DLL-megosztási mód vagy az OCT-megosztási mód paraméterei közül egy vagy több a No Sharing-tól eltérő értékre van állítva, a szintézis pl.ampA le design két forgalomgenerátor/memória interfész példányt fog tartalmazni. A két forgalomgenerátor/memória interfész példány csak a paraméterbeállítások által meghatározott megosztott PLL/DLL/OCT kapcsolatokon keresztül kapcsolódik egymáshoz. A forgalomgenerátor/memória interfész példányai bemutatják, hogyan hozhat létre ilyen kapcsolatokat a saját tervezésében.

Jegyzet: Harmadik fél szintézise folyamata az Intel Quartus Prime Standard Edition felhasználói kézikönyvben leírtak szerint: A harmadik féltől származó szintézis nem támogatott folyamat az EMIF IP számára.
Kapcsolódó információk
A szintetizálható EMIF Design Example a 7. oldalon

Szimuláció plample Design

A szimuláció plample design tartalmazza a következő ábrán látható főbb blokkokat.

• A szintézis egy példánya plample design. Az előző részben leírtak szerint a szintézis plampA le design tartalmaz egy forgalomgenerátort és a memória interfész egy példányát. Ezek a blokkok alapértelmezés szerint absztrakt szimulációs modelleket használnak, ahol szükséges a gyors szimulációhoz.
• Memóriamodell, amely általános modellként működik, amely megfelel a memóriaprotokoll specifikációinak. A memóriagyártók gyakran szimulációs modelleket biztosítanak saját memóriakomponenseikhez, amelyeket letölthet tőlük weboldalak.
• Állapotellenőrző, amely figyeli a külső memória interfész IP és a forgalomgenerátor állapotjeleit, hogy jelezze az általános sikeres vagy sikertelen állapotot.

8. ábra Szimuláció plample Design

Ha a Ping Pong PHY szolgáltatást használja, a szimuláció plampA le design két forgalomgenerátort tartalmaz, amelyek két független vezérlőn és egy közös PHY-n keresztül adnak ki parancsokat két független memóriaeszköznek, amint az a következő ábrán látható.

9. ábra Szimuláció plample Design for Ping Pong PHY

Ha RLDRAM 3-at használ, a forgalomgenerátor a szimulációban plampA le design közvetlenül kommunikál a PHY-val az AFI segítségével, amint az a következő ábrán látható.

10. ábra Szimuláció plample Design RLDRAM 3 interfészek számára

Kapcsolódó információk
Az EMIF Design Ex. létrehozásaample a szimulációhoz a 10. oldalon

Example Designs Interface Tab

A paraméterszerkesztő tartalmaz egy Example Designs fül, amely lehetővé teszi a paraméterezést és az example designs.l

11. ábra Plample Designs fület az External Memory Interfaces Parameter Editorban

Elérhető plample Designs szekció
A Design kiválasztása legördülő menüből kiválaszthatja a kívánt plample design. Jelenleg az EMIF ExampA le Design az egyetlen választható lehetőség, és alapértelmezés szerint ki van választva.

Dokumentum felülvizsgálati előzmények a külső memória interfészek számára Intel Arria 10 FPGA IP Design Example Felhasználói kézikönyv

Dokumentum verzió	Intel Quartus Prime verzió	Változások
2021.03.29	21.1	• Ban,-ben Example Design Quick Start fejezet, eltávolította az NCSim* szimulátorra való hivatkozásokat.
2018.09.24	18.1	• Frissített adatok a A szintetizálható EMIF Design Example és Az EMIF Design Ex. létrehozásaample a szimulációhoz témákat.
2018.05.07	18.0	• A dokumentum címe megváltozott Intel Arria 10 külső memória interfészek IP tervezés plample Felhasználói kézikönyv hogy Külső memória interfészek Intel Arria 10 FPGA IP Design Example Felhasználói kézikönyv. • Javított felsoroláspontok a Felettview szakasza a Pin elhelyezése Intel Arria 10 EMIF IP-hez téma.

Dátum	Változat	Változások
november 2017	2017.11.06	Kezdeti kiadás.

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat.

• Más nevek és márkák mások tulajdonát képezhetik.

Dokumentumok / Források

intel UG-20118 külső memória interfészek Arria 10 FPGA IP Design Example [pdf] Felhasználói útmutató UG-20118 külső memória interfészek Arria 10 FPGA IP Design Example, UG-20118, külső memória interfészek Arria 10 FPGA IP Design Example, Interfészek Arria 10 FPGA IP Design Example, 10 FPGA IP Design Example

Hivatkozások

• Felhasználói kézikönyv