intel UG-20118 Rozhrania externej pamäte Arria 10 FPGA IP Design Example

Dizajn naprample Stručná úvodná príručka pre externé pamäťové rozhrania Intel® Arria® 10 FPGA IP

Nové rozhranie a automatizovanejší dizajn napramptok je k dispozícii pre externé pamäťové rozhrania Intel® Arria® 10.
Example Karta Návrhy v editore parametrov vám umožňuje určiť vytvorenie syntézy a simulácie file sady, ktoré môžete použiť na overenie vašej IP adresy EMIF.
Môžete vygenerovať exampNavrhnite špeciálne pre vývojovú súpravu Intel FPGA alebo pre akúkoľvek EMIF IP, ktorú vygenerujete.

Obrázok 1. Všeobecný dizajn Prample Pracovné postupy

Dizajn naprample

Obrázok 2. Generovanie EMIF PrampDizajn s vývojovou súpravou Intel Arria 10

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, pokiaľ to nie je výslovne písomne ​​dohodnuté spoločnosťou Intel. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadenia skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb.

• Iné názvy a značky môžu byť majetkom iných.

Vytvorenie projektu EMIF

Pre softvér Intel Quartus® Prime verzie 17.1 a novšej musíte vytvoriť projekt Intel Quartus Prime pred vygenerovaním IP adresy EMIF a navrhnúť example.

1. Spustite softvér Intel Quartus Prime a vyberte File ➤ Sprievodca novým projektom. Kliknite na tlačidlo Ďalej.
2. Zadajte adresár a názov projektu, ktorý chcete vytvoriť. Kliknite na tlačidlo Ďalej.
3. Skontrolujte, či je vybratá možnosť Prázdny projekt. Dvakrát kliknite na tlačidlo Ďalej.
4. Vo filtri Názov zadajte číslo dielu zariadenia.
5. V časti Dostupné zariadenia vyberte príslušné zariadenie.
6. Kliknite na tlačidlo Dokončiť.

Generovanie a konfigurácia IP EMIF

Nasledujúce kroky ilustrujú, ako vygenerovať a nakonfigurovať IP adresu EMIF. Kroky sú podobné bez ohľadu na pamäťový protokol, na ktorý sa zameriavate.

1. V okne IP Catalog vyberte Intel Arria 10 External Memory Interfaces. (Ak sa okno IP Catalog nezobrazuje, vyberte View ➤ Windows Utility ➤ Katalóg IP.)
2. V editore parametrov IP zadajte názov entity pre IP adresu EMIF (názov, ktorý tu uvediete, sa stane file názov pre IP) a zadajte adresár. Kliknite na Vytvoriť.
3. Editor parametrov má viacero kariet, kde musíte nakonfigurovať parametre tak, aby odrážali vašu implementáciu EMIF:

Pokyny pre editor parametrov Intel Arria 10 EMIF

Tabuľka 1. Pokyny pre editor parametrov EMIF

Karta Editor parametrov	Smernice
generál	Uistite sa, že sú nasledujúce parametre zadané správne: • Stupeň rýchlosti pre zariadenie. • Frekvencia hodín pamäte. • Referenčná hodinová frekvencia PLL.
pamäť	• Informácie o zadaní parametrov nájdete v údajovom liste vášho pamäťového zariadenia pamäť tab. • Tiež by ste mali zadať špecifické umiestnenie pre PIN ALERT#. (Platí len pre pamäťový protokol DDR4.)
Mem I/O	• Pre počiatočné skúmanie projektu môžete použiť predvolené nastavenia na Mem I/O tab. • Pre pokročilé overenie návrhu by ste mali vykonať simuláciu dosky, aby ste získali optimálne nastavenia zakončenia.
FPGA I/O	• Pre počiatočné skúmanie projektu môžete použiť predvolené nastavenia na FPGA I/O tab. • Pre pokročilú validáciu návrhu by ste mali vykonať simuláciu dosky s príslušnými modelmi IBIS, aby ste vybrali vhodné I/O štandardy.
Časovanie pamäte	• Pre počiatočné skúmanie projektu môžete použiť predvolené nastavenia na Časovanie pamäte tab. • Pre pokročilé overenie návrhu by ste mali zadať parametre podľa údajového listu vášho pamäťového zariadenia.
rady	• Pre počiatočné skúmanie projektu môžete použiť predvolené nastavenia na rady tab. • Pre pokročilé overenie návrhu a presné načasovanie uzavretia by ste mali vykonať simuláciu dosky, aby ste získali presné medzisymbolové rušenie (ISI)/presluchy a informácie o zošikmení dosky a balenia a zadajte ich do rady tab.
Ovládač	Nastavte parametre radiča podľa požadovanej konfigurácie a správania pre váš pamäťový radič.
Diagnostika	Môžete použiť parametre na Diagnostika na pomoc pri testovaní a ladení vášho pamäťového rozhrania.
Example Designs	The Example Designs karta umožňuje vygenerovať návrh napramppre syntézu a simuláciu. Vygenerovaný dizajn naprample je kompletný systém EMIF pozostávajúci z EMIF IP a ovládača, ktorý generuje náhodnú prevádzku na overenie pamäťového rozhrania.

Podrobné informácie o jednotlivých parametroch nájdete v príslušnej kapitole pre váš pamäťový protokol v používateľskej príručke Intel Arria 10 External Memory Interfaces IP.

Generovanie syntetizovateľného dizajnu EMIF Prample

Pre vývojové súpravy Intel Arria 10 existujú predvoľby, ktoré automaticky parametrizujú IP adresu EMIF a generujú pinouty pre konkrétnu dosku.

1. Skontrolujte, či je viditeľné okno Predvoľby. Ak sa okno Presets nezobrazuje, zobrazte ho výberom View ➤ Predvoľby.
2. V okne Predvoľby vyberte príslušnú predvoľbu vývojového kitu a kliknite na tlačidlo Použiť.
3. Nakonfigurujte EMIF IP a kliknite na Generate Example Dizajn v pravom hornom rohu okna.
4. Zadajte adresár pre návrh EMIF naprample a kliknite na tlačidlo OK. Úspešná generácia dizajnu EMIF example vytvorí nasledovné files v adresári Wii.

Obrázok 3. Generovaný syntetizovateľný dizajn Príkladample File Štruktúra

Poznámka: Ak nezačiarknete políčko Simulácia alebo Syntéza, cieľový adresár bude obsahovať návrh Platform Designer files, ktoré nie sú priamo kompilovateľné softvérom Intel Quartus Prime, ale môžu byť vieweditované alebo upravované v nástroji Platform Designer. V tejto situácii môžete spustiť nasledujúce príkazy na generovanie syntézy a simulácie file súpravy.

• Ak chcete vytvoriť kompilovateľný projekt, musíte v cieľovom adresári spustiť skript quartus_sh -t make_qii_design.tcl.
• Ak chcete vytvoriť simulačný projekt, musíte spustiť skript quartus_sh -t make_sim_design.tcl v cieľovom adresári.
• Rozbaľovacia ponuka Select board v tejto časti aplikuje príslušné priradenia pinov vývojovej súpravy na exampdizajn.
• Toto nastavenie je dostupné len vtedy, keď zapnete začiarkavacie políčko Synthesis v Example Dizajn Files oddiel.
• Toto nastavenie musí zodpovedať použitej vývojovej súprave, inak sa zobrazí chybové hlásenie.
• Ak sa v rozbaľovacej ponuke Select board zobrazí hodnota None, znamená to, že aktuálne výbery parametrov nezodpovedajú žiadnej konfigurácii vývojového kitu. Môžete použiť IP špecifickú pre vývojovú súpravu a súvisiace nastavenia parametrov výberom jednej z predvolieb z knižnice predvolieb. Keď použijete predvoľbu, aktuálna adresa IP a ďalšie nastavenia parametrov sa nastavia tak, aby zodpovedali vybratej predvoľbe. Ak chcete uložiť aktuálne nastavenia, mali by ste tak urobiť ešte pred výberom predvoľby. Ak vyberiete predvoľbu bez uloženia predchádzajúcich nastavení, vždy môžete nové predvoľby uložiť pod iným názvom
• Ak chcete vygenerovať example design pre použitie na vašej vlastnej doske, nastavte Select board na None, vygenerujte example design a potom pridajte obmedzenia umiestnenia pinov.

Súvisiace informácie

• Syntéza Príkladample Dizajn na strane 17
• Popisy parametrov IP Intel Arria 10 EMIF pre DDR3
• Popisy parametrov IP Intel Arria 10 EMIF pre DDR4
• Popisy parametrov IP Intel Arria 10 EMIF pre QDRII/II+/Xtreme
• Popisy parametrov IP Intel Arria 10 EMIF pre QDR-IV
• Popisy parametrov IP Intel Arria 10 EMIF pre RLDRAM 3
• Popisy parametrov IP Intel Arria 10 EMIF pre LPDDR3

Generovanie návrhu EMIF Prample pre simuláciu

Pre vývojové súpravy Intel Arria 10 existujú predvoľby, ktoré automaticky parametrizujú IP adresu EMIF a generujú pinouty pre konkrétnu dosku.

1. Skontrolujte, či je viditeľné okno Predvoľby. Ak sa okno Presets nezobrazuje, zobrazte ho výberom View ➤ Predvoľby.
2. V okne Predvoľby vyberte príslušnú predvoľbu vývojového kitu a kliknite na tlačidlo Použiť.
3. Nakonfigurujte EMIF IP a kliknite na Generate Example Dizajn v pravom hornom rohu okna.
4. Zadajte adresár pre návrh EMIF naprample a kliknite na tlačidlo OK.

Úspešná generácia dizajnu EMIF example vytvára viacnásobné file sady pre rôzne podporované simulátory v adresári sim/ed_sim.
Obrázok 4. Návrh vygenerovanej simulácie Príkladample File Štruktúra

Poznámka: Ak nezačiarknete políčko Simulácia alebo Syntéza, cieľový adresár bude obsahovať návrh Platform Designer files, ktoré nie sú priamo kompilovateľné softvérom Intel Quartus Prime, ale môžu byť vieweditované alebo upravované v nástroji Platform Designer. V tejto situácii môžete spustiť nasledujúce príkazy na generovanie syntézy a simulácie file súpravy.

• Ak chcete vytvoriť kompilovateľný projekt, musíte v cieľovom adresári spustiť skript quartus_sh -t make_qii_design.tcl.
• Ak chcete vytvoriť simulačný projekt, musíte spustiť skript quartus_sh -t make_sim_design.tcl v cieľovom adresári.

Súvisiace informácie

• Simulácia naprample Dizajn na strane 19
• Intel Arria 10 EMIF IP – Simulácia IP pamäte

Simulácia verzus hardvérová implementácia

Pre simuláciu externého pamäťového rozhrania môžete na karte Diagnostika počas generovania IP vybrať buď preskočenie kalibrácie alebo úplnú kalibráciu.
Simulačné modely EMIF
Táto tabuľka porovnáva charakteristiky preskočenej kalibrácie a úplnej kalibrácie.
Tabuľka 2. Simulačné modely EMIF: Kalibrácia preskočenia verzus úplná kalibrácia

Preskočiť kalibráciu	Úplná kalibrácia
Simulácia na úrovni systému so zameraním na užívateľskú logiku.	Simulácia pamäťového rozhrania so zameraním na kalibráciu.
Podrobnosti o kalibrácii nie sú zachytené.	Zachytáva všetky stages kalibrácie.
pokračovanie…

Preskočiť kalibráciu	Úplná kalibrácia
Má schopnosť ukladať a získavať údaje.	Zahŕňa vyrovnávanie, vyrovnanie po bitoch atď.
Predstavuje presnú účinnosť.
Neberie do úvahy zošikmenie dosky.

Simulácia RTL verzus implementácia hardvéru
Táto tabuľka zdôrazňuje kľúčové rozdiely medzi simuláciou EMIF a hardvérovou implementáciou.
Tabuľka 3. Simulácia EMIF RTL verzus hardvérová implementácia

Simulácia RTL	Implementácia hardvéru
Inicializačný a kalibračný kód Nios® sa vykonáva paralelne.	Inicializačný a kalibračný kód Nios sa vykonáva postupne.
Rozhrania podporujú signál signálu cal_done súčasne v simulácii.	Operácie montéra určujú poradie kalibrácie a rozhrania nevyžadujú cal_done súčasne.

Mali by ste spustiť simulácie RTL založené na vzorcoch premávky pre aplikáciu vášho návrhu. Všimnite si, že simulácia RTL nemodeluje oneskorenia sledovania PCB, čo môže spôsobiť nesúlad v latencii medzi simuláciou RTL a hardvérovou implementáciou.

Simulácia IP rozhrania externej pamäte s ModelSim

Tento postup ukazuje, ako simulovať návrh EMIF naprample.

1. Spustite softvér Mentor Graphics* ModelSim a vyberte File ➤ Zmeniť adresár. Prejdite do adresára sim/ed_sim/mentor vo vygenerovanom návrhu naprample priečinok.
2. Skontrolujte, či sa v spodnej časti obrazovky zobrazuje okno Prepis. Ak sa okno Prepis nezobrazuje, zobrazte ho kliknutím View ➤ Prepis.
3. V okne Prepis spustite zdrojový súbor msim_setup.tcl.
4. Po dokončení spúšťania zdroja msim_setup.tcl spustite ld_debug v okne Prepis.
5. Po dokončení ld_debug skontrolujte, či je zobrazené okno Objects. Ak sa okno Objekty nezobrazuje, zobrazte ho kliknutím View ➤ Objekty.
6. V okne Objekty vyberte signály, ktoré chcete simulovať, kliknutím pravým tlačidlom myši a výberom položky Pridať vlnu.
7. Po dokončení výberu signálov na simuláciu vykonajte run -all v okne Prepis. Simulácia prebieha, kým nie je dokončená.
8. Ak simulácia nie je viditeľná, kliknite View ➤ Vlna.

Súvisiace informácie

Intel Arria 10 EMIF IP – Simulácia IP pamäte

Umiestnenie kolíkov pre Intel Arria 10 EMIF IP

Táto téma poskytuje pokyny na umiestnenie špendlíkov.

Koniecview

FPGA Intel Arria 10 majú nasledujúcu štruktúru:

• Každé zariadenie obsahuje 2 I/O stĺpce.
• Každý I/O stĺpec obsahuje až 8 I/O bánk.
• Každá I/O banka obsahuje 4 pruhy.
• Každý pruh obsahuje 12 pinov I/O (GPIO) na všeobecné použitie.

Všeobecné pravidlá pinov

Nasledujúce body poskytujú všeobecné pokyny pre piny:

• Uistite sa, že kolíky pre dané rozhranie externej pamäte sa nachádzajú v jednom I/O stĺpci.
• Rozhrania, ktoré zahŕňajú viacero bánk, musia spĺňať nasledujúce požiadavky:
  • Banky musia byť vedľa seba. Informácie o susedných bankách nájdete v používateľskej príručke Intel Arria 10 External Memory Interfaces IP.
  • Banka adries a príkazov sa musí nachádzať v centrálnej banke, aby sa minimalizovala latencia. Ak pamäťové rozhranie používa párny počet bánk, banka adries a príkazov sa môže nachádzať v ktorejkoľvek z dvoch centrálnych bánk.
• Nepoužité kolíky možno použiť ako univerzálne I/O kolíky.
• Všetky adresy a príkazy a súvisiace piny sa musia nachádzať v jednej banke.
• Adresové, príkazové a dátové piny môžu zdieľať banku za nasledujúcich podmienok:
  • Adresové, príkazové a dátové kolíky nemôžu zdieľať I/O dráhu.
  • Pre dátové kolíky možno použiť iba nepoužitý I/O pruh v banke adries a príkazov.

Tabuľka 4. Všeobecné obmedzenia kolíkov

Typ signálu	Obmedzenie
Stroboskop údajov	Všetky signály patriace do skupiny DQ sa musia nachádzať v rovnakom I/O pruhu.
Údaje	Súvisiace kolíky DQ sa musia nachádzať v rovnakej I/O dráhe. Piny DM/DBI musia byť spárované s pinom DQ, aby fungovala správne. Pre protokoly, ktoré nepodporujú obojsmerné dátové linky, by sa čítacie signály mali zoskupovať oddelene od zapisovacích signálov.
Adresa a príkaz	Piny adresy a príkazov sa musia nachádzať na vopred definovaných miestach v rámci I/O banky.

Pripnúť priradenia
Ak ste počas generovania adresy IP použili predvoľbu vývojovej súpravy, všetky priradenia pinov pre vývojovú súpravu sa vygenerujú automaticky a možno ich overiť v súbore .qsf file ktorý sa generuje s dizajnom naprample.

Súvisiace informácie

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP pre DDR4
• Intel Arria 10 EMIF IP pre QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP pre QDR-IV
• Intel Arria 10 EMIF IP pre RLDRAM 3
• Intel Arria 10 EMIF IP pre LPDDR3

Kompilácia a programovanie Intel Arria 10 EMIF Design Example

Po vykonaní potrebných priradení pinov v súbore .qsf file, môžete zostaviť dizajn naprampv softvéri Intel Quartus Prime.

1. Prejdite do priečinka Intel Quartus Prime, ktorý obsahuje dizajn example adresár.
2. Otvorte projekt Intel Quartus Prime file, (.qpf).
3. Ak chcete spustiť kompiláciu, kliknite na Processing ➤ Start Compilation. Úspešné dokončenie kompilácie vygeneruje súbor .sof file, čo umožňuje dizajnu bežať na hardvéri.
4. Ak chcete naprogramovať svoje zariadenie pomocou zostaveného návrhu, otvorte programátor kliknutím na Nástroje ➤ Programátor.
5. V programátore kliknite na položku Automaticky zistiť, aby ste zistili podporované zariadenia.
6. Vyberte zariadenie Intel Arria 10 a potom vyberte možnosť Zmeniť File.
7. Prejdite na vygenerovaný súbor ed_synth.sof file a vyberte Otvoriť.
8. Kliknutím na tlačidlo Štart spustíte programovanie zariadenia Intel Arria 10. Keď je zariadenie úspešne naprogramované, indikátor priebehu v pravom hornom rohu okna by mal ukazovať 100 % (úspešné).

Ladenie Intel Arria 10 EMIF Design Example

Na pomoc pri ladení návrhov rozhrania externej pamäte je k dispozícii súprava EMIF Debug Toolkit. Sada nástrojov vám umožňuje zobraziť okraje na čítanie a zápis a vytvárať diagramy očí. Po naprogramovaní vývojovej súpravy Intel Arria 10 môžete overiť jej fungovanie pomocou súpravy EMIF Debug Toolkit.

1. Ak chcete spustiť EMIF Debug Toolkit, prejdite na Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. Kliknite na položku Inicializovať pripojenia.
3. Kliknite na položku Prepojiť projekt so zariadením. Zobrazí sa okno; overte, či je vybraté správne zariadenie a či je správny .sof file je vybratý.
4. Kliknite na Vytvoriť pripojenie pamäťového rozhrania. Prijmite predvolené nastavenia kliknutím na tlačidlo OK.
5. Vývojová súprava Intel Arria 10 je teraz nastavená tak, aby fungovala so súpravou EMIF Debug Toolkit a dvojitým kliknutím na príslušnú možnosť môžete vygenerovať ktorúkoľvek z nasledujúcich správ:

• Znova spustite kalibráciu. Vytvára správu o kalibrácii, ktorá sumarizuje stav kalibrácie pre skupinu DQ/DQS spolu s okrajmi pre každý kolík DQ/DQS.
• Okraj vodiča. Vytvára správu, ktorá sumarizuje okraje na čítanie a zápis na I/O pin. Toto sa líši od kalibračného okraja, pretože okraj vodiča sa zachytáva počas premávky v režime používateľa, a nie počas kalibrácie
• Vytvorte diagram oka. Generuje diagramy čítania a zápisu očí pre každý kolík DQ na základe vzorov kalibračných údajov.
• Kalibrujte ukončenie. Upraví rôzne hodnoty ukončenia a nahlási okraje, ktoré poskytuje každá hodnota ukončenia. Túto funkciu použite na pomoc pri výbere optimálneho ukončenia pre pamäťové rozhranie.

Dizajn naprampPopis pre externé pamäťové rozhrania Intel Arria 10 FPGA IP

Keď parametrizujete a generujete svoju IP adresu EMIF, môžete určiť, že systém vytvorí adresáre na simuláciu a syntézu file sady a vygenerovať file nastaví automaticky. Ak vyberiete možnosť Simulácia alebo Syntéza v časti Príkladample Dizajn Files na Example na karte Návrhy systém vytvorí kompletnú simuláciu file súbor alebo úplná syntéza file nastaviť podľa vášho výberu.

Syntéza Príkladample Dizajn

Syntéza naprample design obsahuje hlavné bloky zobrazené na obrázku nižšie.

• Generátor premávky, ktorým je syntetizovateľný Avalon®-MM exampovládač súboru, ktorý implementuje pseudonáhodný vzor čítaní a zápisov na parametrizovaný počet adries. Generátor prevádzky tiež monitoruje údaje načítané z pamäte, aby sa uistil, že sa zhodujú so zapísanými údajmi a v opačnom prípade vyhlási poruchu.
• Inštancia pamäťového rozhrania, ktorá zahŕňa:
  • Pamäťový radič, ktorý moderuje medzi rozhraním Avalon-MM a rozhraním AFI.
  • PHY, ktorý slúži ako rozhranie medzi pamäťovým radičom a externými pamäťovými zariadeniami na vykonávanie operácií čítania a zápisu.

Obrázok 5. Syntéza Príkladample Dizajn

Ak používate funkciu Ping Pong PHY, syntéza naprampNávrh súboru obsahuje dva generátory prevádzky, ktoré vydávajú príkazy dvom nezávislým pamäťovým zariadeniam prostredníctvom dvoch nezávislých radičov a spoločného PHY, ako je znázornené na nasledujúcom obrázku.

Obrázok 6. Syntéza Príkladample Dizajn pre ping pong PHY

Ak používate RLDRAM 3, generátor návštevnosti v syntéze naprample design komunikuje priamo s PHY pomocou AFI, ako je znázornené na nasledujúcom obrázku.
Obrázok 7. Syntéza Príkladample Dizajn pre rozhrania RLDRAM 3

Poznámka: Ak je jeden alebo viac parametrov PLL Sharing Mode, DLL Sharing Mode alebo OCT Sharing Mode nastavených na akúkoľvek inú hodnotu ako No Sharing, syntéza napr.ample design bude obsahovať dve inštancie prevádzkového generátora/pamäťového rozhrania. Dve inštancie prevádzkového generátora/pamäťového rozhrania sú spojené iba zdieľanými pripojeniami PLL/DLL/OCT, ako je definované v nastaveniach parametrov. Inštancie prevádzkového generátora/pamäťového rozhrania demonštrujú, ako môžete vytvoriť takéto spojenia vo svojich vlastných návrhoch.

Poznámka: Postup syntézy tretej strany, ako je popísané v používateľskej príručke Intel Quartus Prime Standard Edition: Syntéza tretej strany nie je podporovaná pre EMIF IP.
Súvisiace informácie
Generovanie syntetizovateľného dizajnu EMIF Prample na strane 7

Simulácia naprample Dizajn

Simulácia naprample design obsahuje hlavné bloky zobrazené na nasledujúcom obrázku.

• Príklad syntézy naprample dizajn. Ako je opísané v predchádzajúcej časti, syntéza naprample design obsahuje generátor prevádzky a inštanciu pamäťového rozhrania. Tieto bloky sú predvolené pre abstraktné simulačné modely, ak je to vhodné pre rýchlu simuláciu.
• Pamäťový model, ktorý funguje ako generický model, ktorý dodržiava špecifikácie pamäťového protokolu. Dodávatelia pamäte často poskytujú simulačné modely pre svoje špecifické pamäťové komponenty, ktoré si môžete stiahnuť z ich webstránky.
• Kontrolér stavu, ktorý monitoruje stavové signály z externého pamäťového rozhrania IP a generátora prevádzky, aby signalizoval celkový stav vyhovenia alebo zlyhania.

Obrázok 8. Simulácia Prample Dizajn

Ak používate funkciu Ping Pong PHY, simulácia naprampNávrh súboru obsahuje dva generátory prevádzky, ktoré vydávajú príkazy dvom nezávislým pamäťovým zariadeniam prostredníctvom dvoch nezávislých radičov a spoločného PHY, ako je znázornené na nasledujúcom obrázku.

Obrázok 9. Simulácia Prample Dizajn pre ping pong PHY

Ak používate RLDRAM 3, generátor návštevnosti v simulácii naprample design komunikuje priamo s PHY pomocou AFI, ako je znázornené na nasledujúcom obrázku.

Obrázok 10. Simulácia Prample Dizajn pre rozhrania RLDRAM 3

Súvisiace informácie
Generovanie návrhu EMIF Prample pre simuláciu na strane 10

Example Karta Rozhranie návrhov

Editor parametrov obsahuje naprample Karta Návrhy, ktorá vám umožňuje parametrizovať a generovať vaše example designs.l

Obrázok 11. Prample Karta Návrhy v Editore parametrov rozhrania externej pamäte

Dostupné naprample dizajnová sekcia
Rozbaľovacia ponuka Vybrať dizajn vám umožňuje vybrať požadovaný example dizajn. V súčasnosti EMIF Example Design je jediná dostupná voľba a je vybratá predvolene.

História revízií dokumentu pre externé pamäťové rozhrania Intel Arria 10 FPGA IP Design Example Používateľská príručka

Verzia dokumentu	Verzia Intel Quartus Prime	Zmeny
2021.03.29	21.1	• V ExampRýchly štart dizajnu kapitola, odstránené odkazy na simulátor NCSim*.
2018.09.24	18.1	• Aktualizované údaje v Generovanie syntetizovateľného dizajnu EMIF Prample a Generovanie návrhu EMIF Prample pre simuláciu témy.
2018.05.07	18.0	• Zmenený názov dokumentu z Rozhrania externej pamäte Intel Arria 10 IP Design Example Používateľská príručka do Rozhrania externej pamäte Intel Arria 10 FPGA IP Design Example Používateľská príručka. • Opravené odrážky v Koniecview časť Umiestnenie kolíkov pre Intel Arria 10 EMIF IP tému.

Dátum	Verzia	Zmeny
novembra 2017	2017.11.06	Prvotné uvoľnenie.

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, pokiaľ to nie je výslovne písomne ​​dohodnuté spoločnosťou Intel. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadenia skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb.

• Iné názvy a značky môžu byť majetkom iných.

Dokumenty / zdroje

intel UG-20118 Rozhrania externej pamäte Arria 10 FPGA IP Design Example [pdf] Používateľská príručka UG-20118 Rozhrania externej pamäte Arria 10 FPGA IP Design Prample, UG-20118, Externé pamäťové rozhrania Arria 10 FPGA IP Design Example, Rozhrania Arria 10 FPGA IP Design Prample, 10 FPGA IP Design Prample

Referencie

• Používateľská príručka