intel UG-20118 išorinės atminties sąsajos Arria 10 FPGA IP Design Example

Dizainas Pvzample Trumpasis išorinės atminties sąsajų vadovas Intel® Arria® 10 FPGA IP

Nauja sąsaja ir labiau automatizuotas dizainas, pvzample flow galima naudoti Intel® Arria® 10 išorinėms atminties sąsajoms.
BuvampLe Designs skirtukas parametrų rengyklėje leidžia nurodyti sintezės ir modeliavimo kūrimą file rinkinius, kuriuos galite naudoti savo EMIF IP patvirtinimui.
Galite sukurti buvampdizainas, skirtas specialiai „Intel“ FPGA kūrimo rinkiniui arba bet kuriam jūsų sugeneruotam EMIF IP.

1 pav. Bendrasis dizainas Pvzample Darbo eigos

Dizainas Pvzample

2 pav. EMIF Example dizainas su Intel Arria 10 kūrimo rinkiniu

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.

• Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.

EMIF projekto kūrimas

Jei naudojate „Intel Quartus® Prime“ programinės įrangos versiją 17.1 ir naujesnės versijos, turite sukurti „Intel Quartus Prime“ projektą prieš generuodami EMIF IP ir dizaino ex.ample.

1. Paleiskite „Intel Quartus Prime“ programinę įrangą ir pasirinkite File ➤ Naujo projekto vedlys. Spustelėkite Kitas.
2. Nurodykite katalogą ir projekto, kurį norite sukurti, pavadinimą. Spustelėkite Kitas.
3. Patikrinkite, ar pasirinktas Tuščias projektas. Du kartus spustelėkite Kitas.
4. Filtre Pavadinimas įveskite įrenginio dalies numerį.
5. Dalyje Galimi įrenginiai pasirinkite atitinkamą įrenginį.
6. Spustelėkite Baigti.

EMIF IP generavimas ir konfigūravimas

Šie veiksmai iliustruoja, kaip sukurti ir konfigūruoti EMIF IP. Veiksmai yra panašūs, neatsižvelgiant į atminties protokolą, kurį taikote.

1. IP katalogo lange pasirinkite Intel Arria 10 išorinės atminties sąsajos. (Jei IP katalogo lango nematote, pasirinkite View ➤ „Windows“ paslaugų programa ➤ IP katalogas.)
2. IP parametrų rengyklėje pateikite EMIF IP objekto pavadinimą (čia pateiktas pavadinimas tampa file IP pavadinimas) ir nurodykite katalogą. Spustelėkite Sukurti.
3. Parametrų rengyklėje yra keli skirtukai, kuriuose turite sukonfigūruoti parametrus, kad atspindėtų jūsų EMIF diegimą:

Intel Arria 10 EMIF parametrų rengyklės gairės

1 lentelė. EMIF parametrų rengyklės gairės

Parametrų redaktoriaus skirtukas	Gairės
Generolas	Įsitikinkite, kad šie parametrai įvesti teisingai: • Prietaiso greičio klasė. • Atminties laikrodžio dažnis. • PLL atskaitos laikrodžio dažnis.
Atmintis	• Norėdami įvesti parametrus, žr. savo atminties įrenginio duomenų lapą Atmintis skirtuką. • Taip pat turėtumėte įvesti konkrečią ALERT# PIN kodo vietą. (Taikoma tik DDR4 atminties protokolui.)
Atm I/O	• Pradiniams projekto tyrimams galite naudoti numatytuosius nustatymus Mem I/O skirtuką. • Norėdami išplėsti dizaino patvirtinimą, turėtumėte atlikti plokštės modeliavimą, kad gautumėte optimalius užbaigimo nustatymus.
FPGA I/O	• Pradiniams projekto tyrimams galite naudoti numatytuosius nustatymus FPGA I/O skirtuką. • Norėdami išplėsti dizaino patvirtinimą, turėtumėte atlikti plokštės modeliavimą su susijusiais IBIS modeliais, kad pasirinktumėte tinkamus įvesties / išvesties standartus.
Mem laikas	• Pradiniams projekto tyrimams galite naudoti numatytuosius nustatymus Mem laikas skirtuką. • Norėdami išplėsti dizaino patvirtinimą, turėtumėte įvesti parametrus pagal savo atminties įrenginio duomenų lapą.
lenta	• Pradiniams projekto tyrimams galite naudoti numatytuosius nustatymus lenta skirtuką. • Norėdami išplėsti dizaino patvirtinimą ir tiksliai uždaryti laiką, turėtumėte atlikti plokštės modeliavimą, kad gautumėte tikslią tarpsimbolinių trukdžių (ISI) / skersinio pokalbio ir plokštės bei paketo iškreipimo informaciją, ir įveskite ją lenta skirtuką.
Valdiklis	Nustatykite valdiklio parametrus pagal pageidaujamą atminties valdiklio konfigūraciją ir veikimą.
Diagnostika	Galite naudoti parametrus Diagnostika skirtuką, kad padėtų išbandyti ir derinti atminties sąsają.
Example Dizainai	The Example Dizainai skirtukas leidžia sukurti dizainą, pvzamples sintezei ir modeliavimui. Sukurtas dizainas pvzample yra visa EMIF sistema, susidedanti iš EMIF IP ir tvarkyklės, generuojančios atsitiktinį srautą, kad patvirtintų atminties sąsają.

Išsamios informacijos apie atskirus parametrus ieškokite atitinkamame savo atminties protokolo skyriuje „Intel Arria 10 External Memory Interfaces IP User Guide“.

Sintezuojamo EMIF dizaino generavimas Example

„Intel Arria 10“ kūrimo rinkiniuose yra išankstinių nustatymų, kurie automatiškai parametrizuoja EMIF IP ir generuoja konkrečios plokštės kontaktus.

1. Patikrinkite, ar matomas išankstinių nustatymų langas. Jei išankstinių nustatymų langas nematomas, parodykite jį pasirinkdami View ➤ Išankstiniai nustatymai.
2. Išankstinių nustatymų lange pasirinkite atitinkamą kūrimo rinkinio išankstinį nustatymą ir spustelėkite Taikyti.
3. Konfigūruokite EMIF IP ir spustelėkite Generate Example Design viršutiniame dešiniajame lango kampe.
4. Nurodykite EMIF dizaino katalogą, pvzample ir spustelėkite Gerai. Sėkmingas EMIF dizaino generavimas, pvzample sukuria šiuos dalykus fileyra Wii kataloge.

3 pav. Sukurtas sintezuojamas dizainas Pvzample File Struktūra

Pastaba: Jei nepažymėsite žymės langelio Modeliavimas arba Sintezė, paskirties kataloge bus Platform Designer dizainas files, kurių Intel Quartus Prime programinė įranga nesukompiliuoja tiesiogiai, bet gali būti viewRedaguoti arba redaguoti naudojant platformos dizainerį. Esant tokiai situacijai, galite paleisti šias komandas, kad sukurtumėte sintezę ir modeliavimą file rinkiniai.

• Norėdami sukurti kompiliuojamą projektą, paskirties kataloge turite paleisti scenarijų quartus_sh -t make_qii_design.tcl.
• Norėdami sukurti modeliavimo projektą, paskirties kataloge turite paleisti scenarijų quartus_sh -t make_sim_design.tcl.
• Šiame skyriuje esantis išskleidžiamasis meniu Select board pritaiko atitinkamus kūrimo rinkinio kaiščių priskyrimus buvusiamampdizainas.
• Šis nustatymas pasiekiamas tik tada, kai įjungiate žymės langelį Sintezė lauke Example Dizainas Files skyriuje.
• Šis nustatymas turi atitikti esamą taikomą kūrimo rinkinį, kitaip pasirodys klaidos pranešimas.
• Jei reikšmė None rodoma išskleidžiamajame meniu Select board, tai reiškia, kad dabartiniai parametrų pasirinkimai neatitinka jokių kūrimo rinkinio konfigūracijų. Galite pritaikyti kūrimo rinkiniui būdingą IP ir susijusių parametrų nustatymus, pasirinkę vieną iš išankstinių nustatymų iš išankstinių nustatymų bibliotekos. Kai taikote išankstinį nustatymą, dabartinis IP ir kiti parametrų nustatymai nustatomi taip, kad atitiktų pasirinktą išankstinį nustatymą. Jei norite išsaugoti esamus nustatymus, turėtumėte tai padaryti prieš pasirinkdami išankstinį nustatymą. Jei pasirenkate išankstinį nustatymą neišsaugoję ankstesnių nustatymų, visada galite išsaugoti naujus iš anksto nustatytus nustatymus kitu pavadinimu
• Jei norite sukurti buvampdizainas, skirtas naudoti savo lentoje, nustatykite Select board į None, sugeneruokite buvample dizainą, tada pridėkite kaiščio vietos apribojimus.

Susijusi informacija

• Sintezė Pvzample Dizainas 17 puslapyje
• Intel Arria 10 EMIF IP parametrų aprašymai, skirti DDR3
• Intel Arria 10 EMIF IP parametrų aprašymai, skirti DDR4
• Intel Arria 10 EMIF IP parametrų aprašymai, skirti QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP parametrų aprašymai, skirti QDR-IV
• Intel Arria 10 EMIF IP parametrų aprašai, skirti RLDRAM 3
• Intel Arria 10 EMIF IP parametrų aprašymai, skirti LPDDR3

EMIF dizaino egz. generavimasample modeliavimui

„Intel Arria 10“ kūrimo rinkiniuose yra išankstinių nustatymų, kurie automatiškai parametrizuoja EMIF IP ir generuoja konkrečios plokštės kontaktus.

1. Patikrinkite, ar matomas išankstinių nustatymų langas. Jei išankstinių nustatymų langas nematomas, parodykite jį pasirinkdami View ➤ Išankstiniai nustatymai.
2. Išankstinių nustatymų lange pasirinkite atitinkamą kūrimo rinkinio išankstinį nustatymą ir spustelėkite Taikyti.
3. Konfigūruokite EMIF IP ir spustelėkite Generate Example Design viršutiniame dešiniajame lango kampe.
4. Nurodykite EMIF dizaino katalogą, pvzample ir spustelėkite Gerai.

Sėkmingas EMIF dizaino generavimas, pvzample sukuria kelis file rinkiniai įvairiems palaikomiems treniruokliams sim/ed_sim kataloge.
4 pav. Sukurtas modeliavimo projektas Pvzample File Struktūra

Pastaba: jei nepažymėsite žymės langelio Modeliavimas arba Sintezė, paskirties kataloge bus Platform Designer dizainas files, kurių Intel Quartus Prime programinė įranga nesukompiliuoja tiesiogiai, bet gali būti viewRedaguoti arba redaguoti naudojant platformos dizainerį. Esant tokiai situacijai, galite paleisti šias komandas, kad sukurtumėte sintezę ir modeliavimą file rinkiniai.

• Norėdami sukurti kompiliuojamą projektą, paskirties kataloge turite paleisti scenarijų quartus_sh -t make_qii_design.tcl.
• Norėdami sukurti modeliavimo projektą, paskirties kataloge turite paleisti scenarijų quartus_sh -t make_sim_design.tcl.

Susijusi informacija

• Simuliacija Pvzample Dizainas 19 puslapyje
• Intel Arria 10 EMIF IP – imituojančios atminties IP

Modeliavimas prieš aparatinės įrangos diegimą

Išorinės atminties sąsajos modeliavimui galite pasirinkti praleisti kalibravimą arba visą kalibravimą skirtuke Diagnostika generuojant IP.
EMIF modeliavimo modeliai
Šioje lentelėje palyginamos praleidimo kalibravimo ir pilno kalibravimo modelių charakteristikos.
2 lentelė. EMIF modeliavimo modeliai: Kalibravimo praleidimas, palyginti su visišku kalibravimu

Praleisti kalibravimą	Pilnas kalibravimas
Sistemos lygio modeliavimas, sutelkiant dėmesį į vartotojo logiką.	Atminties sąsajos modeliavimas, sutelkiant dėmesį į kalibravimą.
Kalibravimo detalės nėra užfiksuotos.	Užfiksuoja visus stages kalibravimo.
tęsėsi…

Praleisti kalibravimą	Pilnas kalibravimas
Turi galimybę saugoti ir gauti duomenis.	Apima niveliavimą, nukrypimą per bitą ir kt.
Reiškia tikslų efektyvumą.
Neatsižvelgia į lentos pasvirimą.

RTL modeliavimas prieš aparatinės įrangos diegimą
Šioje lentelėje pabrėžiami pagrindiniai EMIF modeliavimo ir aparatinės įrangos diegimo skirtumai.
3 lentelė. EMIF RTL modeliavimas ir aparatinės įrangos diegimas

RTL modeliavimas	Aparatinės įrangos diegimas
Nios® inicijavimo ir kalibravimo kodas vykdomas lygiagrečiai.	Nios inicijavimo ir kalibravimo kodas vykdomas nuosekliai.
Sąsajos vienu metu patvirtina cal_done signalo signalą modeliuojant.	Montuotojo operacijos nustato kalibravimo tvarką, o sąsajos nenurodo cal_done vienu metu.

Turėtumėte paleisti RTL modeliavimą, pagrįstą savo dizaino programos srauto modeliais. Atminkite, kad RTL modeliavimas nemodeliuoja PCB sekimo vėlavimų, dėl kurių gali atsirasti RTL modeliavimo ir aparatinės įrangos diegimo delsos neatitikimas.

Išorinės atminties sąsajos IP modeliavimas su ModelSim

Ši procedūra parodo, kaip imituoti EMIF dizainą, pvzample.

1. Paleiskite Mentor Graphics* ModelSim programinę įrangą ir pasirinkite File ➤ Keisti katalogą. Eikite į sim/ed_sim/mentor katalogą sugeneruotame projekte, pvzample aplanką.
2. Patikrinkite, ar ekrano apačioje rodomas nuorašo langas. Jei nuorašo langas nematomas, parodykite jį spustelėdami View ➤ Nuorašas.
3. Nuorašo lange paleiskite šaltinį msim_setup.tcl.
4. Baigus veikti šaltinio msim_setup.tcl, transkripcijos lange paleiskite ld_debug.
5. Kai ld_debug baigs veikti, patikrinkite, ar rodomas langas Objektai. Jei objektų lango nesimato, parodykite jį spustelėdami View ➤ Objektai.
6. Objektų lange pasirinkite signalus, kuriuos norite imituoti, dešiniuoju pelės klavišu spustelėdami ir pasirinkdami Add Wave.
7. Baigę pasirinkti signalus modeliavimui, stenogramos lange paleiskite run -all. Modeliavimas vykdomas tol, kol jis bus baigtas.
8. Jei modeliavimo nematote, spustelėkite View ➤ Banga.

Susijusi informacija

Intel Arria 10 EMIF IP – imituojančios atminties IP

Kaiščio vieta Intel Arria 10 EMIF IP

Šioje temoje pateikiamos smeigtukų įdėjimo gairės.

Baigėsiview

Intel Arria 10 FPGA struktūra yra tokia:

• Kiekviename įrenginyje yra 2 I/O stulpeliai.
• Kiekviename I/O stulpelyje yra iki 8 I/O bankų.
• Kiekviename I/O banke yra 4 juostos.
• Kiekvienoje juostoje yra 12 bendrosios paskirties I/O (GPIO) kaiščių.

Bendrosios kaiščių gairės

Toliau pateikiami bendrieji kaiščių nurodymai:

• Įsitikinkite, kad tam tikros išorinės atminties sąsajos kaiščiai yra viename I/O stulpelyje.
• Sąsajos, apimančios kelis bankus, turi atitikti šiuos reikalavimus:
  • Bankai turi būti greta vienas kito. Informacijos apie gretimus bankus ieškokite Intel Arria 10 išorinės atminties sąsajų IP vartotojo vadove.
  • Adresų ir komandų bankas turi būti centriniame banke, kad būtų sumažintas delsos laikas. Jei atminties sąsaja naudoja lyginį bankų skaičių, adresas ir komandų bankas gali būti bet kuriame iš dviejų centrinių bankų.
• Nenaudojami kaiščiai gali būti naudojami kaip bendrosios paskirties I/O kaiščiai.
• Visi adresai, komandos ir susiję kaiščiai turi būti viename banke.
• Adreso, komandų ir duomenų kaiščiai gali bendrinti banką šiomis sąlygomis:
  • Adreso, komandų ir duomenų kaiščiai negali bendrinti įvesties / išvesties juostos.
  • Duomenų kontaktams galima naudoti tik nenaudojamą įvesties/išvesties juostą adresų ir komandų banke.

4 lentelė. Bendrieji kaiščio apribojimai

Signalo tipas	Apribojimas
Data Strobe	Visi signalai, priklausantys DQ grupei, turi būti toje pačioje I/O juostoje.
Duomenys	Susiję DQ kaiščiai turi būti toje pačioje I/O juostoje. Kad tinkamai veiktų, DM/DBI kaiščiai turi būti suporuoti su DQ kaiščiu. Protokoluose, kurie nepalaiko dvikrypčių duomenų linijų, skaitymo signalai turėtų būti sugrupuoti atskirai nuo rašymo signalų.
Adresas ir komanda	Adreso ir komandų kaiščiai turi būti iš anksto nustatytose I/O banko vietose.

Smeigtukų priskyrimai
Jei generuodami IP pritaikėte iš anksto nustatytą kūrimo rinkinį, visi kūrimo rinkinio kaiščių priskyrimai generuojami automatiškai ir gali būti patikrinti .qsf faile. file kuri yra sukurta naudojant dizainą, pvzample.

Susijusi informacija

• Intel Arria 10 EMIF IP DDR3
• „Intel Arria 10 EMIF IP“, skirtas DDR4
• Intel Arria 10 EMIF IP, skirtas QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP, skirtas QDR-IV
• Intel Arria 10 EMIF IP, skirtas RLDRAM 3
• Intel Arria 10 EMIF IP, skirtas LPDDR3

Kompiliavimas ir programavimas Intel Arria 10 EMIF Design Example

Atlikę reikiamus kaiščių priskyrimus .qsf file, galite sudaryti dizainą pvzample „Intel Quartus Prime“ programinėje įrangoje.

1. Eikite į aplanką „Intel Quartus Prime“, kuriame yra dizaino example katalogas.
2. Atidarykite „Intel Quartus Prime“ projektą file, (.qpf).
3. Norėdami pradėti kompiliavimą, spustelėkite Apdorojimas ➤ Pradėti kompiliavimą. Sėkmingai užbaigus kompiliavimą sukuriamas .sof file, kuri leidžia dizainui veikti naudojant aparatinę įrangą.
4. Norėdami suprogramuoti įrenginį pagal sudarytą dizainą, atidarykite programuotoją spustelėdami Įrankiai ➤ Programuotojas.
5. Programuotoje spustelėkite Auto Detect, kad aptiktumėte palaikomus įrenginius.
6. Pasirinkite Intel Arria 10 įrenginį, tada pasirinkite Keisti File.
7. Eikite į sugeneruotą ed_synth.sof file ir pasirinkite Atidaryti.
8. Spustelėkite Pradėti, kad pradėtumėte programuoti Intel Arria 10 įrenginį. Sėkmingai suprogramavus įrenginį, lango viršuje dešinėje esančioje eigos juostoje turėtų būti nurodyta 100 % (sėkmingai).

„Intel Arria 10 EMIF Design Ex.“ derinimasample

EMIF derinimo įrankių rinkinys yra skirtas padėti derinti išorinės atminties sąsajos dizainą. Įrankių rinkinys leidžia rodyti skaitymo ir rašymo paraštes bei generuoti akių diagramas. Suprogramavę Intel Arria 10 kūrimo rinkinį, galite patikrinti jo veikimą naudodami EMIF derinimo įrankių rinkinį.

1. Norėdami paleisti EMIF derinimo įrankių rinkinį, eikite į Įrankiai ➤ Sistemos derinimo įrankiai ➤ Išorinės atminties sąsajos įrankių rinkinys.
2. Spustelėkite Inicijuoti ryšius.
3. Spustelėkite Susieti projektą su įrenginiu. Pasirodo langas; patikrinkite, ar pasirinktas tinkamas įrenginys ir ar tinkamas .sof file yra pasirinktas.
4. Spustelėkite Sukurti atminties sąsajos ryšį. Priimkite numatytuosius nustatymus spustelėdami Gerai.
5. „Intel Arria 10“ kūrimo rinkinys dabar nustatytas veikti su EMIF derinimo įrankių rinkiniu, o jūs galite sugeneruoti bet kurią iš šių ataskaitų dukart spustelėdami atitinkamą parinktį:

• Pakartokite kalibravimą. Sukuria kalibravimo ataskaitą, kurioje apibendrinama kalibravimo būsena pagal DQ/DQS grupę ir kiekvieno DQ/DQS kaiščio paraštės.
• Vairuotojo marža. Sukuria ataskaitą, apibendrinančią skaitymo ir rašymo paraštes vienam I/O kaiščiui. Tai skiriasi nuo kalibravimo paraštės, nes vairuotojo paraštės fiksuojamos naudotojo režimo srauto, o ne kalibravimo metu
• Sukurkite akių diagramą. Sukuria kiekvieno DQ kaiščio skaitymo ir rašymo akių diagramas, pagrįstas kalibravimo duomenų šablonais.
• Kalibruoti nutraukimą. Nubraukia skirtingas nutraukimo vertes ir praneša apie maržas, kurias suteikia kiekviena nutraukimo vertė. Naudokite šią funkciją, kad padėtumėte pasirinkti optimalų atminties sąsajos pabaigą.

Dizainas Pvzample Išorinės atminties sąsajų aprašymas Intel Arria 10 FPGA IP

Kai nustatote ir generuojate savo EMIF IP, galite nurodyti, kad sistema sukurtų modeliavimo ir sintezės katalogus file rinkinius ir generuoti file nustato automatiškai. Jei pasirinksite Modeliavimas arba Sintezė dalyje Pvzample Dizainas Files ant Exampskirtuke Designs, sistema sukuria pilną modeliavimą file rinkinys arba pilna sintezė file rinkinys pagal jūsų pasirinkimą.

Sintezė Pvzample Dizainas

Sintezė example dizainą sudaro pagrindiniai blokai, parodyti paveikslėlyje žemiau.

• Srauto generatorius, kuris yra sintetinamas Avalon®-MM example vairuotojas, įgyvendinantis pseudoatsitiktinį nuskaitymo ir rašymo į parametrų skaičių adresų modelį. Srauto generatorius taip pat stebi iš atminties nuskaitytus duomenis, siekdamas užtikrinti, kad jie sutaptų su įrašytais duomenimis, o kitu atveju patvirtintų gedimą.
• Atminties sąsajos pavyzdys, kurį sudaro:
  • Atminties valdiklis, reguliuojantis tarp Avalon-MM sąsajos ir AFI sąsajos.
  • PHY, kuris yra sąsaja tarp atminties valdiklio ir išorinių atminties įrenginių, kad būtų galima atlikti skaitymo ir rašymo operacijas.

5 pav. Sintezė Pvzample Dizainas

Jei naudojate Ping Pong PHY funkciją, sintezė pvzample dizainą sudaro du srauto generatoriai, duodantys komandas dviem nepriklausomiems atminties įrenginiams per du nepriklausomus valdiklius ir bendrą PHY, kaip parodyta toliau pateiktame paveikslėlyje.

6 pav. Sintezė Pvzample Design for Ping Pong PHY

Jei naudojate RLDRAM 3, srauto generatorius sintezėje, pvzample dizainas tiesiogiai bendrauja su PHY naudodamas AFI, kaip parodyta kitame paveikslėlyje.
7 pav. Sintezė Pvzample Dizainas RLDRAM 3 sąsajoms

Pastaba: Jei vienas ar keli PLL bendrinimo režimo, DLL bendrinimo režimo arba OCT bendrinimo režimo parametrai yra nustatyti į bet kurią kitą reikšmę, išskyrus No Sharing, sintezė pvz.ample dizaine bus du srauto generatoriaus/atminties sąsajos egzemplioriai. Du srauto generatoriaus / atminties sąsajos egzemplioriai yra susiję tik bendrai naudojamomis PLL / DLL / OCT jungtimis, kaip apibrėžta parametrų nustatymuose. Srauto generatoriaus / atminties sąsajos egzemplioriai parodo, kaip galite sukurti tokius ryšius savo projektuose.

Pastaba: Trečiosios šalies sintezės srautas, kaip aprašyta Intel Quartus Prime Standard Edition vartotojo vadove: Trečiosios šalies sintezė nepalaikoma EMIF IP srautas.
Susijusi informacija
Sintezuojamo EMIF dizaino generavimas Examp7 puslapyje

Simuliacija Pvzample Dizainas

Simuliacija pvzample dizaine yra pagrindiniai blokai, pavaizduoti kitame paveikslėlyje.

• Sintezės pavyzdys pvzample dizainas. Kaip aprašyta ankstesniame skyriuje, sintezė example dizaine yra srauto generatorius ir atminties sąsajos pavyzdys. Šie blokai pagal numatytuosius nustatymus naudoja abstrakčius modeliavimo modelius, kai tai tinka greitam modeliavimui.
• Atminties modelis, kuris veikia kaip bendras modelis, kuris atitinka atminties protokolo specifikacijas. Dažnai atminties pardavėjai pateikia savo specifinių atminties komponentų modeliavimo modelius, kuriuos galite atsisiųsti iš jų websvetaines.
• Būsenos tikrintuvas, kuris stebi būsenos signalus iš išorinės atminties sąsajos IP ir srauto generatoriaus, kad praneštų apie bendrą sėkmingą arba nesėkmingą būseną.

8 pav. Modeliavimas Pvzample Dizainas

Jei naudojate Ping Pong PHY funkciją, modeliavimas pvzample dizainą sudaro du srauto generatoriai, duodantys komandas dviem nepriklausomiems atminties įrenginiams per du nepriklausomus valdiklius ir bendrą PHY, kaip parodyta toliau pateiktame paveikslėlyje.

9 pav. Modeliavimas Pvzample Design for Ping Pong PHY

Jei naudojate RLDRAM 3, srauto generatorius modeliavime pvzample dizainas tiesiogiai bendrauja su PHY naudodamas AFI, kaip parodyta kitame paveikslėlyje.

10 pav. Modeliavimas Pvzample Dizainas RLDRAM 3 sąsajoms

Susijusi informacija
EMIF dizaino egz. generavimasample modeliavimui 10 puslapyje

Example Designs sąsajos skirtukas

Parametrų rengyklėje yra Example Designs skirtukas, leidžiantis nustatyti ir generuoti savo example designs.l

11 pav. Pvzample Designs Tab išorinės atminties sąsajų parametrų rengyklėje

Galimas Pvzample Dizainų skyrius
Išskleidžiamajame meniu Pasirinkti dizainą galite pasirinkti norimą pvzample dizainas. Šiuo metu EMIF Example Design yra vienintelis galimas pasirinkimas ir jis pasirenkamas pagal numatytuosius nustatymus.

Išorinės atminties sąsajų dokumento peržiūros istorija Intel Arria 10 FPGA IP Design Example Vartotojo vadovas

Dokumento versija	Intel Quartus Prime versija	Pakeitimai
2021.03.29	21.1	• Viduje Example Design Quick Start skyriuje pašalintos nuorodos į NCSim* simuliatorių.
2018.09.24	18.1	• Atnaujinti skaičiai Sintezuojamo EMIF dizaino generavimas Example ir EMIF dizaino egz. generavimasample modeliavimui temomis.
2018.05.07	18.0	• Pakeistas dokumento pavadinimas nuo Intel Arria 10 išorinės atminties sąsajos IP dizainas Example Vartotojo vadovas į Išorinės atminties sąsajos Intel Arria 10 FPGA IP Design Example Vartotojo vadovas. • Pataisyti ženkleliai Baigėsiview skyrių Kaiščio vieta Intel Arria 10 EMIF IP tema.

Data	Versija	Pakeitimai
lapkritis 2017	2017.11.06	Pradinis išleidimas.

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.

• Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.

Dokumentai / Ištekliai

intel UG-20118 išorinės atminties sąsajos Arria 10 FPGA IP Design Example [pdfVartotojo vadovas UG-20118 išorinės atminties sąsajos Arria 10 FPGA IP dizainas Example, UG-20118, išorinės atminties sąsajos Arria 10 FPGA IP Design Example, Sąsajos Arria 10 FPGA IP dizainas Example, 10 FPGA IP dizainas Example

Nuorodos

• Vartotojo vadovas