intel UG-20118 Externa minnesgränssnitt Arria 10 FPGA IP Design Example

Design Example Snabbstartguide för externa minnesgränssnitt Intel® Arria® 10 FPGA IP

Ett nytt gränssnitt och mer automatiserad design example flow är tillgängligt för Intel® Arria® 10 externa minnesgränssnitt.
Exampfliken Designs i parametereditorn låter dig specificera skapandet av syntes och simulering file uppsättningar som du kan använda för att validera din EMIF IP.
Du kan skapa ett exampdesignen specifikt för ett Intel FPGA-utvecklingskit, eller för någon EMIF IP som du genererar.

Figur 1. Allmän design Example Arbetsflöden

Design Example

Figur 2. Generera en EMIF Example Design med ett Intel Arria 10 Development Kit

Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestandan för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti men förbehåller sig rätten att göra ändringar av alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på någon publicerad information och innan de beställer produkter eller tjänster.

• Andra namn och varumärken kan göras anspråk på att vara andras egendom.

Skapa ett EMIF-projekt

För programvaran Intel Quartus® Prime version 17.1 och senare måste du skapa ett Intel Quartus Prime-projekt innan du genererar EMIF IP och design ex.ample.

1. Starta programvaran Intel Quartus Prime och välj File ➤ Ny projektguide. Klicka på Nästa.
2. Ange en katalog och ett namn för projektet som du vill skapa. Klicka på Nästa.
3. Kontrollera att Empty Project är valt. Klicka på Nästa två gånger.
4. Under namnfiltret anger du enhetens artikelnummer.
5. Under Tillgängliga enheter väljer du lämplig enhet.
6. Klicka på Slutför.

Generera och konfigurera EMIF IP

Följande steg illustrerar hur man genererar och konfigurerar EMIF IP. Stegen är liknande oavsett vilket minnesprotokoll du riktar in dig på.

1. I fönstret IP Catalog väljer du Intel Arria 10 External Memory Interfaces. (Om IP-katalogfönstret inte är synligt, välj View ➤ Utility Windows ➤ IP Catalog.)
2. I IP Parameter Editor, ange ett enhetsnamn för EMIF IP (namnet som du anger här blir file namn för IP) och ange en katalog. Klicka på Skapa.
3. Parameterredigeraren har flera flikar där du måste konfigurera parametrar för att återspegla din EMIF-implementering:

Intel Arria 10 EMIF Parameter Editor Riktlinjer

Tabell 1. Riktlinjer för EMIF Parameter Editor

Parameter Editor Tab	Riktlinjer
Allmän	Se till att följande parametrar har angetts korrekt: • Hastighetsgraden för enheten. • Minnets klockfrekvens. • PLL-referensklockfrekvensen.
Minne	• Se databladet för din minnesenhet för att ange parametrarna på Minne flik. • Du bör också ange en specifik plats för ALERT#-stiftet. (Gäller endast DDR4-minnesprotokoll.)
Mem I/O	• För inledande projektundersökningar kan du använda standardinställningarna på Mem I/O flik. • För avancerad designvalidering bör du utföra kortsimulering för att erhålla optimala termineringsinställningar.
FPGA I/O	• För inledande projektundersökningar kan du använda standardinställningarna på FPGA I/O flik. • För avancerad designvalidering bör du utföra kortsimulering med tillhörande IBIS-modeller för att välja lämpliga I/O-standarder.
Mem Timing	• För inledande projektundersökningar kan du använda standardinställningarna på Mem Timing flik. • För avancerad designvalidering bör du ange parametrar enligt din minnesenhets datablad.
Styrelse	• För inledande projektundersökningar kan du använda standardinställningarna på Styrelse flik. • För avancerad designvalidering och noggrann stängning av tidpunkten bör du utföra kortsimulering för att härleda exakt intersymbolinterferens (ISI)/överhörning och information om snedställning av kort och paket, och ange den på Styrelse flik.
Kontroller	Ställ in styrenhetens parametrar enligt önskad konfiguration och beteende för din minnesstyrenhet.
Diagnostik	Du kan använda parametrarna på Diagnostik fliken för att hjälpa till med att testa och felsöka ditt minnesgränssnitt.
Example Designs	De Example Designs fliken låter dig skapa design examples för syntes och för simulering. Den genererade designen example är ett komplett EMIF-system som består av EMIF IP och en drivrutin som genererar slumpmässig trafik för att validera minnesgränssnittet.

För detaljerad information om individuella parametrar, se lämpligt kapitel för ditt minnesprotokoll i Intel Arria 10 External Memory Interfaces IP User Guide.

Generera den syntetiserbara EMIF-designen Example

För Intel Arria 10-utvecklingssatserna finns det förinställningar som automatiskt parametrerar EMIF IP och genererar pinouts för det specifika kortet.

1. Kontrollera att fönstret Förinställningar är synligt. Om fönstret Förinställningar inte är synligt, visa det genom att välja View ➤ Förinställningar.
2. I fönstret Förinställningar väljer du lämplig förinställning för utvecklingssatsen och klickar på Verkställ.
3. Konfigurera EMIF IP och klicka på Generera example Design i det övre högra hörnet av fönstret.
4. Ange en katalog för EMIF-designen example och klicka på OK. Framgångsrik generering av EMIF-designen example skapar följande files under en Wii-katalog.

Figur 3. Genererad syntetiserbar design Example File Strukturera

Notera: Om du inte markerar kryssrutan Simulering eller Syntes kommer målkatalogen att innehålla plattformsdesigner files, som inte är kompilerade av Intel Quartus Prime-programvaran direkt, men kan vara det viewredigeras eller redigeras under plattformsdesignern. I den här situationen kan du köra följande kommandon för att generera syntes och simulering file set.

• För att skapa ett kompilerbart projekt måste du köra scriptet quartus_sh -t make_qii_design.tcl i målkatalogen.
• För att skapa ett simuleringsprojekt måste du köra scriptet quartus_sh -t make_sim_design.tcl i målkatalogen.
• Rullgardinsmenyn Välj tavla i det här avsnittet tillämpar lämpliga pintilldelningar för utvecklingssatsen på exampdesignen.
• Den här inställningen är endast tillgänglig när du aktiverar kryssrutan Syntes i Example Design Files avsnitt.
• Den här inställningen måste matcha det applicerade utvecklingspaketet, annars visas ett felmeddelande.
• Om värdet None visas i rullgardinsmenyn Välj bord, indikerar det att de aktuella parametervalen inte matchar några utvecklingssatskonfigurationer. Du kan tillämpa en utvecklingskitspecifik IP och relaterade parameterinställningar genom att välja en av förinställningarna från förinställningsbiblioteket. När du tillämpar en förinställning ställs den aktuella IP-adressen och andra parameterinställningar in för att matcha den valda förinställningen. Om du vill spara dina nuvarande inställningar bör du göra det innan du väljer en förinställning. Om du väljer en förinställning utan att spara dina tidigare inställningar, kan du alltid spara de nya förinställda inställningarna under ett annat namn
• Om du vill generera example design för användning på din egen tavla, ställ in Välj tavla på Ingen, generera example design och lägg sedan till begränsningar för stiftplacering.

Relaterad information

• Syntes Example Design på sidan 17
• Intel Arria 10 EMIF IP-parameterbeskrivningar för DDR3
• Intel Arria 10 EMIF IP-parameterbeskrivningar för DDR4
• Intel Arria 10 EMIF IP-parameterbeskrivningar för QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP-parameterbeskrivningar för QDR-IV
• Intel Arria 10 EMIF IP-parameterbeskrivningar för RLDRAM 3
• Intel Arria 10 EMIF IP-parameterbeskrivningar för LPDDR3

Generera EMIF Design Example för simulering

För Intel Arria 10-utvecklingssatserna finns det förinställningar som automatiskt parametrerar EMIF IP och genererar pinouts för det specifika kortet.

1. Kontrollera att fönstret Förinställningar är synligt. Om fönstret Förinställningar inte är synligt, visa det genom att välja View ➤ Förinställningar.
2. I fönstret Förinställningar väljer du lämplig förinställning för utvecklingssatsen och klickar på Verkställ.
3. Konfigurera EMIF IP och klicka på Generera example Design i det övre högra hörnet av fönstret.
4. Ange en katalog för EMIF-designen example och klicka på OK.

Framgångsrik generering av EMIF-designen example skapar flera file uppsättningar för olika simulatorer som stöds, under en sim/ed_sim-katalog.
Figur 4. Genererad simuleringsdesign Example File Strukturera

Obs: Om du inte markerar kryssrutan Simulering eller Syntes kommer målkatalogen att innehålla plattformsdesignerdesign files, som inte är kompilerade av Intel Quartus Prime-programvaran direkt, men kan vara det viewredigeras eller redigeras under plattformsdesignern. I den här situationen kan du köra följande kommandon för att generera syntes och simulering file set.

• För att skapa ett kompilerbart projekt måste du köra scriptet quartus_sh -t make_qii_design.tcl i målkatalogen.
• För att skapa ett simuleringsprojekt måste du köra scriptet quartus_sh -t make_sim_design.tcl i målkatalogen.

Relaterad information

• Simulering Example Design på sidan 19
• Intel Arria 10 EMIF IP – Simulering av minnes-IP

Simulering kontra hårdvaruimplementering

För simulering av externt minnesgränssnitt kan du välja antingen hoppa över kalibrering eller fullständig kalibrering på fliken Diagnostik under IP-generering.
EMIF-simuleringsmodeller
Den här tabellen jämför egenskaperna för modellerna för hopparkalibrering och fullständig kalibrering.
Tabell 2. EMIF-simuleringsmodeller: Hoppa över kalibrering kontra fullständig kalibrering

Hoppa över kalibrering	Fullständig kalibrering
Simulering på systemnivå med fokus på användarlogik.	Minnesgränssnittssimulering med fokus på kalibrering.
Detaljer om kalibrering registreras inte.	Fångar alla stagkalibrering.
fortsatt…

Hoppa över kalibrering	Fullständig kalibrering
Har förmåga att lagra och hämta data.	Inkluderar utjämning, snedställning per bit, etc.
Representerar exakt effektivitet.
Tänker inte på brädas skevhet.

RTL-simulering kontra hårdvaruimplementering
Den här tabellen belyser viktiga skillnader mellan EMIF-simulering och hårdvaruimplementering.
Tabell 3. EMIF RTL-simulering kontra maskinvaruimplementering

RTL-simulering	Hårdvaruimplementering
Nios®-initiering och kalibreringskod körs parallellt.	Nios initiering och kalibreringskod körs sekventiellt.
Gränssnitt hävdar cal_done signalsignal samtidigt i simulering.	Montöroperationer bestämmer kalibreringsordningen, och gränssnitt hävdar inte cal_done samtidigt.

Du bör köra RTL-simuleringar baserade på trafikmönster för din designs applikation. Observera att RTL-simulering inte modellerar PCB-spårningsfördröjningar som kan orsaka en diskrepans i latens mellan RTL-simulering och hårdvaruimplementering.

Simulering av externt minnesgränssnitt IP med ModelSim

Denna procedur visar hur man simulerar EMIF-designen example.

1. Starta Mentor Graphics* ModelSim-programvaran och välj File ➤ Ändra katalog. Navigera till katalogen sim/ed_sim/mentor i den genererade designen example mapp.
2. Kontrollera att Transcript-fönstret visas längst ned på skärmen. Om transkriptionsfönstret inte är synligt, visa det genom att klicka View ➤ Avskrift.
3. I Transcript-fönstret, kör source msim_setup.tcl.
4. När källan msim_setup.tcl är klar kör du ld_debug i Transcript-fönstret.
5. När ld_debug har körts klart kontrollerar du att objektfönstret visas. Om objektfönstret inte är synligt, visa det genom att klicka View ➤ Objekt.
6. I objektfönstret väljer du de signaler som du vill simulera genom att högerklicka och välja Lägg till våg.
7. När du är klar med att välja signalerna för simulering, kör run -all i Transcript-fönstret. Simuleringen pågår tills den är klar.
8. Om simuleringen inte är synlig, klicka View ➤ Vinka.

Relaterad information

Intel Arria 10 EMIF IP – Simulering av minnes-IP

Pinplacering för Intel Arria 10 EMIF IP

Det här avsnittet ger riktlinjer för placering av nålar.

Överview

Intel Arria 10 FPGA har följande struktur:

• Varje enhet innehåller 2 I/O-kolumner.
• Varje I/O-kolumn innehåller upp till 8 I/O-banker.
• Varje I/O-bank innehåller 4 banor.
• Varje körfält innehåller 12 I/O-stift (GPIO) för allmänna ändamål.

Allmänna pin-riktlinjer

Följande punkter ger allmänna riktlinjer för stift:

• Se till att stiften för ett givet externt minnesgränssnitt finns i en enda I/O-kolumn.
• Gränssnitt som spänner över flera banker måste uppfylla följande krav:
  • Bankerna måste ligga intill varandra. För information om närliggande banker, se Intel Arria 10 External Memory Interfaces IP User Guide.
  • Adress- och kommandobanken måste finnas i en centralbank för att minimera latens. Om minnesgränssnittet använder ett jämnt antal banker, kan adress- och kommandobanken finnas i någon av de två mittbankerna.
• Oanvända stift kan användas som I/O-stift för allmänna ändamål.
• Alla adresser och kommandon och tillhörande stift måste finnas inom en enda bank.
• Adress- och kommando- och datastift kan dela en bank under följande villkor:
  • Adress- och kommando- och datastift kan inte dela en I/O-bana.
  • Endast en oanvänd I/O-bana i adress- och kommandobanken kan användas för datastift.

Tabell 4. Allmänna stiftbegränsningar

Signaltyp	Tvång
Data Strobe	Alla signaler som tillhör en DQ-grupp måste ligga i samma I/O-bana.
Data	Relaterade DQ-stift måste finnas i samma I/O-bana. DM/DBI-stift måste paras ihop med ett DQ-stift för korrekt funktion. För protokoll som inte stöder dubbelriktade datalinjer, bör lässignaler grupperas separat från skrivsignaler.
Adress och kommando	Adress- och kommandonålar måste finnas på fördefinierade platser inom en I/O-bank.

Stiftuppgifter
Om du använde en förinställning för utvecklingskit under IP-generering, genereras alla pintilldelningar för utvecklingssatsen automatiskt och kan verifieras i .qsf file som genereras med designen example.

Relaterad information

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP för DDR4
• Intel Arria 10 EMIF IP för QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP för QDR-IV
• Intel Arria 10 EMIF IP för RLDRAM 3
• Intel Arria 10 EMIF IP för LPDDR3

Kompilera och programmera Intel Arria 10 EMIF Design Example

När du har gjort de nödvändiga pin-tilldelningarna i .qsf file, kan du kompilera designen example i Intel Quartus Prime-programvaran.

1. Navigera till Intel Quartus Prime-mappen som innehåller designen exampkatalogen.
2. Öppna Intel Quartus Prime-projektet file, (.qpf).
3. För att påbörja kompileringen, klicka på Bearbetning ➤ Starta kompilering. Ett framgångsrikt slutförande av kompileringen genererar en .sof file, vilket gör att designen kan köras på hårdvara.
4. För att programmera din enhet med den kompilerade designen, öppna programmeraren genom att klicka på Verktyg ➤ Programmerare.
5. I programmeraren klickar du på Autoavkänning för att upptäcka enheter som stöds.
6. Välj Intel Arria 10-enheten och välj sedan Ändra File.
7. Navigera till den genererade ed_synth.sof file och välj Öppna.
8. Klicka på Start för att börja programmera Intel Arria 10-enheten. När enheten har programmerats ska förloppsindikatorn längst upp till höger i fönstret indikera 100 % (Lyckad).

Felsökning av Intel Arria 10 EMIF Design Example

EMIF Debug Toolkit är tillgänglig för att hjälpa till vid felsökning av externa minnesgränssnittsdesigner. Verktygslådan låter dig visa läs- och skrivmarginaler och generera ögondiagram. När du har programmerat Intel Arria 10-utvecklingssatsen kan du verifiera dess funktion med hjälp av EMIF Debug Toolkit.

1. För att starta EMIF Debug Toolkit, navigera till Verktyg ➤ Systemfelsökningsverktyg ➤ External Memory Interface Toolkit.
2. Klicka på Initiera anslutningar.
3. Klicka på Länka projekt till enhet. Ett fönster visas; verifiera att rätt enhet är vald och att rätt .sof file är valt.
4. Klicka på Skapa minnesgränssnittsanslutning. Acceptera standardinställningarna genom att klicka på OK.
5. Intel Arria 10-utvecklingssatsen är nu inställd för att fungera med EMIF Debug Toolkit, och du kan generera någon av följande rapporter genom att dubbelklicka på motsvarande alternativ:

• Kör kalibreringen igen. Ger en kalibreringsrapport som sammanfattar kalibreringsstatusen per DQ/DQS-grupp tillsammans med marginalerna för varje DQ/DQS-stift.
• Förarens marginal. Ger en rapport som sammanfattar läs- och skrivmarginalerna per I/O-stift. Detta skiljer sig från kalibreringsmarginaler eftersom förarmarginaler fångas under användarlägestrafik snarare än under kalibrering
• Skapa ögondiagram. Genererar läs- och skrivögondiagram för varje DQ-stift baserat på kalibreringsdatamönster.
• Kalibrera avslutning. Sopar olika uppsägningsvärden och rapporterar marginalerna som varje uppsägningsvärde ger. Använd den här funktionen för att välja den optimala avslutningen för minnesgränssnittet.

Design Example Beskrivning för externa minnesgränssnitt Intel Arria 10 FPGA IP

När du parametrerar och genererar din EMIF IP kan du ange att systemet skapar kataloger för simulering och syntes file uppsättningar och generera file ställs in automatiskt. Om du väljer Simulering eller Syntes under Example Design Files på ExampPå fliken Designs skapar systemet en komplett simulering file set eller en fullständig syntes file ställ in i enlighet med ditt val.

Syntes Example Design

Syntesen exampkonstruktionen innehåller de stora blocken som visas i figuren nedan.

• En trafikgenerator, som är en syntetiserbar Avalon®-MM exampen drivrutin som implementerar ett pseudo-slumpmässigt mönster av läsningar och skrivningar till ett parametriserat antal adresser. Trafikgeneratorn övervakar också data som läses från minnet för att säkerställa att den matchar de skrivna data och hävdar ett fel på annat sätt.
• En instans av minnesgränssnittet, som inkluderar:
  • En minneskontroller som modererar mellan Avalon-MM-gränssnittet och AFI-gränssnittet.
  • PHY, som fungerar som ett gränssnitt mellan minneskontrollern och externa minnesenheter för att utföra läs- och skrivoperationer.

Figur 5. Syntes Example Design

Om du använder Ping Pong PHY-funktionen kan syntesen exampkonstruktionen inkluderar två trafikgeneratorer som ger kommandon till två oberoende minnesenheter genom två oberoende kontroller och en gemensam PHY, som visas i följande figur.

Figur 6. Syntes Example Design för Ping Pong PHY

Om du använder RLDRAM 3, trafikgeneratorn i syntesen example design kommunicerar direkt med PHY med AFI, som visas i följande figur.
Figur 7. Syntes Example Design för RLDRAM 3-gränssnitt

Notera: Om en eller flera av parametrarna för PLL-delningsläge, DLL-delningsläge eller OCT-delningsläge är inställda på något annat värde än Ingen delning, visas ex.ampLe-designen kommer att innehålla två trafikgenerator/minnesgränssnittsinstanser. De två trafikgeneratorerna/minnesgränssnittsinstanserna är endast relaterade till delade PLL/DLL/OCT-anslutningar som definieras av parameterinställningarna. Förekomsterna av trafikgeneratorn/minnesgränssnittet visar hur du kan göra sådana anslutningar i dina egna konstruktioner.

Notera: Syntesflöde från tredje part enligt beskrivningen i användarhandboken för Intel Quartus Prime Standard Edition: Syntes från tredje part stöds inte för EMIF IP.
Relaterad information
Generera den syntetiserbara EMIF-designen Examppå sidan 7

Simulering Example Design

Simuleringen exampkonstruktionen innehåller de stora blocken som visas i följande figur.

• Ett exempel på syntesen exampdesignen. Som beskrivits i föregående avsnitt, syntes exampLe-designen innehåller en trafikgenerator och en instans av minnesgränssnittet. Dessa block använder som standard abstrakta simuleringsmodeller där det är lämpligt för snabb simulering.
• En minnesmodell, som fungerar som en generisk modell som följer minnesprotokollspecifikationerna. Ofta tillhandahåller minnesleverantörer simuleringsmodeller för sina specifika minneskomponenter som du kan ladda ner från deras webwebbplatser.
• En statuskontroll, som övervakar statussignalerna från det externa minnesgränssnittet IP och trafikgeneratorn, för att signalera ett övergripande godkänt eller misslyckat tillstånd.

Figur 8. Simulering Example Design

Om du använder Ping Pong PHY-funktionen kan simuleringen exampkonstruktionen inkluderar två trafikgeneratorer som ger kommandon till två oberoende minnesenheter genom två oberoende kontroller och en gemensam PHY, som visas i följande figur.

Figur 9. Simulering Example Design för Ping Pong PHY

Om du använder RLDRAM 3, trafikgeneratorn i simuleringen example design kommunicerar direkt med PHY med AFI, som visas i följande figur.

Figur 10. Simulering Example Design för RLDRAM 3-gränssnitt

Relaterad information
Generera EMIF Design Example för simulering på sidan 10

Example Designs Interface Tab

Parameterredigeraren innehåller ett exampfliken Designs som låter dig parametrisera och generera ditt example designs.l

Figur 11. Exampfliken Designs i External Memory Interfaces Parameter Editor

Tillgänglig Example Designsektionen
Med rullgardinsmenyn Välj design kan du välja önskat exampdesignen. För närvarande är EMIF Example Design är det enda tillgängliga valet och är valt som standard.

Dokumentversionshistorik för externa minnesgränssnitt Intel Arria 10 FPGA IP-design Example Användarhandbok

Dokumentversion	Intel Quartus Prime-version	Ändringar
2021.03.29	21.1	• I Example Design Snabbstart kapitel, tog bort referenser till NCSim*-simulatorn.
2018.09.24	18.1	• Uppdaterade siffror i Generera den syntetiserbara EMIF-designen Example och Generera EMIF Design Example för simulering ämnen.
2018.05.07	18.0	• Ändrad dokumenttitel från Intel Arria 10 Externa minnesgränssnitt IP Design Example Användarhandbok till Externa minnesgränssnitt Intel Arria 10 FPGA IP Design Example Användarhandbok. • Korrigerade punktpunkter i Överview avsnitt av Pinplacering för Intel Arria 10 EMIF IP ämne.

Datum	Version	Ändringar
november 2017	2017.11.06	Initial release.

Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar av alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på publicerad information och innan de beställer produkter eller tjänster.

• Andra namn och varumärken kan göras anspråk på att vara andras egendom.

Dokument/resurser

intel UG-20118 Externa minnesgränssnitt Arria 10 FPGA IP Design Example [pdf] Användarhandbok UG-20118 Externa minnesgränssnitt Arria 10 FPGA IP Design Example, UG-20118, Externa minnesgränssnitt Arria 10 FPGA IP Design Example, Gränssnitt Arria 10 FPGA IP Design Example, 10 FPGA IP Design Example

Referenser

• Användarmanual