Intel UG-20118 Interfaces de mémoire externe Arria 10 FPGA IP Design Example

Ex de conceptionample Guide de démarrage rapide pour les interfaces de mémoire externe Intel® Arria® 10 FPGA IP

Une nouvelle interface et un design plus automatisé exampLe flux est disponible pour les interfaces de mémoire externe Intel® Arria® 10.
L'Exampl'onglet Designs de l'éditeur de paramètres permet de spécifier la création de la synthèse et de la simulation file ensembles que vous pouvez utiliser pour valider votre IP EMIF.
Vous pouvez générer un example design spécifiquement pour un kit de développement Intel FPGA, ou pour toute IP EMIF que vous générez.

Figure 1. Conception générale Examples Workflows

Ex de conceptionample

Figure 2. Génération d'un EMIF Example Design avec un kit de développement Intel Arria 10

Société intel. Tous les droits sont réservés. Intel, le logo Intel et les autres marques Intel sont des marques commerciales d'Intel Corporation ou de ses filiales. Intel garantit les performances de ses produits FPGA et semi-conducteurs selon les spécifications actuelles conformément à la garantie standard d'Intel, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Intel n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans le présent document, sauf accord exprès et écrit d'Intel. Il est conseillé aux clients d'Intel d'obtenir la dernière version des spécifications de l'appareil avant de se fier aux informations publiées et avant de passer des commandes de produits ou de services.

• D’autres noms et marques peuvent être revendiqués comme étant la propriété d’autrui.

Création d'un projet EMIF

Pour le logiciel Intel Quartus® Prime version 17.1 et ultérieure, vous devez créer un projet Intel Quartus Prime avant de générer l'IP EMIF et de concevoir l'example.

1. Lancez le logiciel Intel Quartus Prime et sélectionnez File ➤ Assistant Nouveau projet. Cliquez sur Suivant.
2. Spécifiez un répertoire et un nom pour le projet que vous souhaitez créer. Cliquez sur Suivant.
3. Vérifiez que Projet vide est sélectionné. Cliquez deux fois sur Suivant.
4. Sous le filtre Nom, saisissez le numéro de référence de l'appareil.
5. Sous Appareils disponibles, sélectionnez l'appareil approprié.
6. Cliquez sur Terminer.

Génération et configuration de l'IP EMIF

Les étapes suivantes illustrent comment générer et configurer l'IP EMIF. Les étapes sont similaires quel que soit le protocole de mémoire que vous ciblez.

1. Dans la fenêtre IP Catalog, sélectionnez Intel Arria 10 External Memory Interfaces. (Si la fenêtre Catalogue IP n'est pas visible, sélectionnez View ➤ Fenêtres utilitaires ➤ Catalogue IP.)
2. Dans l'Éditeur de paramètres IP, fournissez un nom d'entité pour l'IP EMIF (le nom que vous fournissez ici devient le file nom pour l'IP) et spécifiez un répertoire. Cliquez sur Créer.
3. L'éditeur de paramètres comporte plusieurs onglets dans lesquels vous devez configurer les paramètres pour refléter votre implémentation EMIF :

Instructions relatives à l'éditeur de paramètres EMIF d'Intel Arria 10

Tableau 1. Directives de l'éditeur de paramètres EMIF

Onglet Éditeur de paramètres	Lignes directrices
Général	Assurez-vous que les paramètres suivants sont entrés correctement : • La classe de vitesse de l'appareil. • La fréquence d'horloge de la mémoire. • La fréquence d'horloge de référence PLL.
Mémoire	• Reportez-vous à la fiche technique de votre périphérique de mémoire pour entrer les paramètres sur le Mémoire languette. • Vous devez également saisir un emplacement spécifique pour la broche ALERT#. (S'applique uniquement au protocole de mémoire DDR4.)
Mémoire E/S	• Pour les investigations initiales du projet, vous pouvez utiliser les paramètres par défaut sur le E/S mémoire languette. • Pour une validation de conception avancée, vous devez effectuer une simulation de carte pour obtenir des paramètres de terminaison optimaux.
E/S FPGA	• Pour les investigations initiales du projet, vous pouvez utiliser les paramètres par défaut sur le E/S FPGA languette. • Pour une validation de conception avancée, vous devez effectuer une simulation de carte avec les modèles IBIS associés pour sélectionner les normes d'E/S appropriées.
Synchronisation mémoire	• Pour les investigations initiales du projet, vous pouvez utiliser les paramètres par défaut sur le Synchronisation mémoire languette. • Pour une validation de conception avancée, vous devez saisir les paramètres conformément à la fiche technique de votre périphérique de mémoire.
Conseil	• Pour les investigations initiales du projet, vous pouvez utiliser les paramètres par défaut sur le Conseil languette. • Pour une validation de conception avancée et une fermeture de synchronisation précise, vous devez effectuer une simulation de carte pour obtenir des informations précises sur l'interférence intersymbole (ISI)/la diaphonie et l'inclinaison de la carte et du boîtier, et les saisir sur le Conseil languette.
Contrôleur	Définissez les paramètres du contrôleur en fonction de la configuration et du comportement souhaités pour votre contrôleur de mémoire.
Diagnostic	Vous pouvez utiliser les paramètres du Diagnostic pour vous aider à tester et déboguer votre interface mémoire.
Examples dessins	Le Examples dessins L'onglet vous permet de générer des ex de conceptionampfichiers de synthèse et de simulation. La conception générée example est un système EMIF complet composé de l'IP EMIF et d'un pilote qui génère un trafic aléatoire pour valider l'interface mémoire.

Pour des informations détaillées sur les paramètres individuels, reportez-vous au chapitre correspondant à votre protocole de mémoire dans le Guide de l'utilisateur IP des interfaces de mémoire externe Intel Arria 10.

Génération de l'ex de conception EMIF synthétisableample

Pour les kits de développement Intel Arria 10, il existe des préréglages qui paramètrent automatiquement l'IP EMIF et génèrent des brochages pour la carte spécifique.

1. Vérifiez que la fenêtre Préréglages est visible. Si la fenêtre Préréglages n'est pas visible, affichez-la en sélectionnant View ➤ Préréglages.
2. Dans la fenêtre Préréglages, sélectionnez le préréglage du kit de développement approprié et cliquez sur Appliquer.
3. Configurez l'IP EMIF et cliquez sur Générer Example Design dans le coin supérieur droit de la fenêtre.
4. Spécifiez un répertoire pour la conception EMIF exampfichier et cliquez sur OK. Génération réussie de l'ex de conception EMIFample crée ce qui suit files sous un répertoire Wii.

Figure 3. Conception synthétisable générée Example File Structure

Note: Si vous ne cochez pas la case Simulation ou Synthesis, le répertoire de destination contiendra la conception de Platform Designer files, qui ne sont pas directement compilables par le logiciel Intel Quartus Prime, mais peuvent être viewédités ou modifiés sous le Concepteur de plate-forme. Dans cette situation, vous pouvez exécuter les commandes suivantes pour générer la synthèse et la simulation file ensembles.

• Pour créer un projet compilable, vous devez exécuter le script quartus_sh -t make_qii_design.tcl dans le répertoire de destination.
• Pour créer un projet de simulation, vous devez exécuter le script quartus_sh -t make_sim_design.tcl dans le répertoire de destination.
• Le menu déroulant Sélectionner la carte de cette section applique les affectations de broches du kit de développement appropriées à l'exampla conception.
• Ce paramètre est disponible uniquement lorsque vous cochez la case Synthesis dans l'Example Design Filesection s.
• Ce paramètre doit correspondre au kit de développement appliqué présent, sinon un message d'erreur apparaît.
• Si la valeur Aucun apparaît dans le menu déroulant Sélectionner la carte, cela indique que les sélections de paramètres actuelles ne correspondent à aucune configuration de kit de développement. Vous pouvez appliquer une adresse IP spécifique au kit de développement et les paramètres associés en sélectionnant l'un des préréglages dans la bibliothèque de préréglages. Lorsque vous appliquez un préréglage, l'adresse IP actuelle et d'autres réglages de paramètres sont définis pour correspondre au préréglage sélectionné. Si vous souhaitez enregistrer vos paramètres actuels, vous devez le faire avant de sélectionner un préréglage. Si vous sélectionnez un préréglage sans enregistrer vos paramètres précédents, vous pouvez toujours enregistrer les nouveaux paramètres de préréglage sous un nom différent.
• Si vous voulez générer l'example design à utiliser sur votre propre tableau, définissez Sélectionner le tableau sur Aucun, générez l'example design, puis ajoutez des contraintes d'emplacement de broche.

Informations connexes

• Ex de synthèseample Conception à la page 17
• Description des paramètres IP EMIF d'Intel Arria 10 pour DDR3
• Description des paramètres IP EMIF d'Intel Arria 10 pour DDR4
• Description des paramètres IP EMIF d'Intel Arria 10 pour QDRII/II+/Xtreme
• Description des paramètres IP EMIF d'Intel Arria 10 pour QDR-IV
• Description des paramètres IP EMIF d'Intel Arria 10 pour RLDRAM 3
• Description des paramètres IP EMIF d'Intel Arria 10 pour LPDDR3

Génération de l'EMIF Design Example pour la simulation

Pour les kits de développement Intel Arria 10, il existe des préréglages qui paramètrent automatiquement l'IP EMIF et génèrent des brochages pour la carte spécifique.

1. Vérifiez que la fenêtre Préréglages est visible. Si la fenêtre Préréglages n'est pas visible, affichez-la en sélectionnant View ➤ Préréglages.
2. Dans la fenêtre Préréglages, sélectionnez le préréglage du kit de développement approprié et cliquez sur Appliquer.
3. Configurez l'IP EMIF et cliquez sur Générer Example Design dans le coin supérieur droit de la fenêtre.
4. Spécifiez un répertoire pour la conception EMIF exampfichier et cliquez sur OK.

Génération réussie de l'ex de conception EMIFample crée plusieurs file ensembles pour divers simulateurs pris en charge, sous un répertoire sim/ed_sim.
Figure 4. Conception de simulation générée Example File Structure

Remarque : Si vous ne cochez pas la case Simulation ou Synthesis, le répertoire de destination contiendra la conception de Platform Designer files, qui ne sont pas directement compilables par le logiciel Intel Quartus Prime, mais peuvent être viewédités ou modifiés sous le Concepteur de plate-forme. Dans cette situation, vous pouvez exécuter les commandes suivantes pour générer la synthèse et la simulation file ensembles.

• Pour créer un projet compilable, vous devez exécuter le script quartus_sh -t make_qii_design.tcl dans le répertoire de destination.
• Pour créer un projet de simulation, vous devez exécuter le script quartus_sh -t make_sim_design.tcl dans le répertoire de destination.

Informations connexes

• SimulationExample Conception à la page 19
• IP Intel Arria 10 EMIF - Simulation de l'IP de la mémoire

Simulation versus implémentation matérielle

Pour la simulation d'interface de mémoire externe, vous pouvez sélectionner soit sauter l'étalonnage, soit l'étalonnage complet dans l'onglet Diagnostics lors de la génération IP.
Modèles de simulation EMIF
Ce tableau compare les caractéristiques des modèles d'étalonnage par saut et d'étalonnage complet.
Tableau 2. Modèles de simulation EMIF : Étalonnage par saut contre étalonnage complet

Ignorer l'étalonnage	Étalonnage complet
Simulation au niveau du système axée sur la logique utilisateur.	Simulation d'interface mémoire axée sur l'étalonnage.
Les détails de l'étalonnage ne sont pas capturés.	Capture tous les stages d'étalonnage.
suite…

Ignorer l'étalonnage	Étalonnage complet
A la capacité de stocker et de récupérer des données.	Inclut le nivellement, le redressement par bit, etc.
Représente une efficacité précise.
Ne tient pas compte de l'inclinaison de la planche.

Simulation RTL versus implémentation matérielle
Ce tableau met en évidence les principales différences entre la simulation EMIF et l'implémentation matérielle.
Tableau 3. Simulation EMIF RTL versus implémentation matérielle

Simulation RTL	Implémentation matérielle
Le code d'initialisation et d'étalonnage de Nios® s'exécute en parallèle.	L'initialisation et le code d'étalonnage de Nios s'exécutent de manière séquentielle.
Les interfaces affirment le signal cal_done simultanément dans la simulation.	Les opérations plus ajustées déterminent l'ordre d'étalonnage et les interfaces n'affirment pas cal_done simultanément.

Vous devez exécuter des simulations RTL basées sur des modèles de trafic pour l'application de votre conception. Notez que la simulation RTL ne modélise pas les retards de trace PCB, ce qui peut entraîner une différence de latence entre la simulation RTL et l'implémentation matérielle.

Simulation de l'interface IP de la mémoire externe avec ModelSim

Cette procédure montre comment simuler la conception EMIF example.

1. Lancez le logiciel Mentor Graphics* ModelSim et sélectionnez File ➤ Changer de répertoire. Accédez au répertoire sim/ed_sim/mentor dans l'exemple de conception généréample dossier.
2. Vérifiez que la fenêtre Transcription s'affiche en bas de l'écran. Si la fenêtre Transcription n'est pas visible, affichez-la en cliquant sur View ➤ Transcription.
3. Dans la fenêtre Transcription, exécutez la source msim_setup.tcl.
4. Une fois l'exécution de la source msim_setup.tcl terminée, exécutez ld_debug dans la fenêtre de transcription.
5. Une fois l'exécution de ld_debug terminée, vérifiez que la fenêtre Objets est affichée. Si la fenêtre Objets n'est pas visible, affichez-la en cliquant sur View ➤ Objets.
6. Dans la fenêtre Objets, sélectionnez les signaux que vous souhaitez simuler en cliquant avec le bouton droit de la souris et en sélectionnant Ajouter une onde.
7. Une fois que vous avez fini de sélectionner les signaux pour la simulation, exécutez run -all dans la fenêtre Transcript. La simulation s'exécute jusqu'à ce qu'elle soit terminée.
8. Si la simulation n'est pas visible, cliquez sur View ➤ Vague.

Informations connexes

IP Intel Arria 10 EMIF - Simulation de l'IP de la mémoire

Emplacement des broches pour Intel Arria 10 EMIF IP

Cette rubrique fournit des instructions pour le placement des broches.

Surview

Les FPGA Intel Arria 10 ont la structure suivante :

• Chaque appareil contient 2 colonnes d'E/S.
• Chaque colonne d'E/S contient jusqu'à 8 bancs d'E/S.
• Chaque banque d'E/S contient 4 voies.
• Chaque voie contient 12 broches d'E/S à usage général (GPIO).

Directives générales sur les broches

Les points suivants fournissent des directives générales sur les broches :

• Assurez-vous que les broches d'une interface de mémoire externe donnée résident dans une seule colonne d'E/S.
• Les interfaces qui couvrent plusieurs banques doivent répondre aux exigences suivantes :
  • Les berges doivent être adjacentes les unes aux autres. Pour plus d'informations sur les bancs adjacents, reportez-vous au Guide de l'utilisateur IP des interfaces de mémoire externe Intel Arria 10.
  • La banque d'adresses et de commandes doit résider dans une banque centrale pour minimiser la latence. Si l'interface mémoire utilise un nombre pair de bancs, le banc d'adresses et de commandes peut résider dans l'un ou l'autre des deux bancs centraux.
• Les broches inutilisées peuvent être utilisées comme broches d'E/S à usage général.
• Toutes les adresses et commandes et les broches associées doivent résider dans une seule banque.
• Les broches d'adresse et de commande et de données peuvent partager une banque dans les conditions suivantes :
  • Les broches d'adresse et de commande et de données ne peuvent pas partager une voie d'E/S.
  • Seule une voie d'E/S inutilisée dans la banque d'adresses et de commandes peut être utilisée pour les broches de données.

Tableau 4. Contraintes générales des broches

Type de signal	Contrainte
Stroboscope de données	Tous les signaux appartenant à un groupe DQ doivent résider dans la même voie d'E/S.
Données	Les broches DQ associées doivent résider dans la même voie d'E/S. Les broches DM/DBI doivent être couplées avec une broche DQ pour un fonctionnement correct. Pour les protocoles qui ne prennent pas en charge les lignes de données bidirectionnelles, les signaux de lecture doivent être regroupés séparément des signaux d'écriture.
Adresse et commande	Les broches d'adresse et de commande doivent résider dans des emplacements prédéfinis au sein d'une banque d'E/S.

Affectation des broches
Si vous avez appliqué un préréglage de kit de développement lors de la génération IP, toutes les affectations de broches pour le kit de développement sont automatiquement générées et peuvent être vérifiées dans le fichier .qsf file qui est généré avec le plan example.

Informations connexes

• Intel Arria 10 EMIF IP DDR3
• IP Intel Arria 10 EMIF pour DDR4
• IP Intel Arria 10 EMIF pour QDRII/II+/Xtreme
• IP Intel Arria 10 EMIF pour QDR-IV
• IP Intel Arria 10 EMIF pour RLDRAM 3
• IP Intel Arria 10 EMIF pour LPDDR3

Compilation et programmation d'Intel Arria 10 EMIF Design Example

Après avoir effectué les affectations de broches nécessaires dans le fichier .qsf file, vous pouvez compiler la conception exampfichier dans le logiciel Intel Quartus Prime.

1. Accédez au dossier Intel Quartus Prime contenant l'ex de conceptionample répertoire.
2. Ouvrez le projet Intel Quartus Prime file, (.qpf).
3. Pour commencer la compilation, cliquez sur Traitement ➤ Démarrer la compilation. La réussite de la compilation génère un .sof file, ce qui permet à la conception de s'exécuter sur le matériel.
4. Pour programmer votre appareil avec la conception compilée, ouvrez le programmeur en cliquant sur Outils ➤ Programmeur.
5. Dans le programmeur, cliquez sur Détection automatique pour détecter les appareils pris en charge.
6. Sélectionnez le périphérique Intel Arria 10, puis sélectionnez Modifier File.
7. Accédez au fichier ed_synth.sof généré file et sélectionnez Ouvrir.
8. Cliquez sur Démarrer pour commencer la programmation du périphérique Intel Arria 10. Lorsque l'appareil est programmé avec succès, la barre de progression en haut à droite de la fenêtre doit indiquer 100 % (succès).

Débogage d'Intel Arria 10 EMIF Design Example

Le kit d'outils de débogage EMIF est disponible pour aider au débogage des conceptions d'interface de mémoire externe. La boîte à outils vous permet d'afficher les marges de lecture et d'écriture et de générer des diagrammes de l'œil. Après avoir programmé le kit de développement Intel Arria 10, vous pouvez vérifier son fonctionnement à l'aide du kit d'outils de débogage EMIF.

1. Pour lancer le kit d'outils de débogage EMIF, accédez à Outils ➤ Outils de débogage du système ➤ Kit d'outils d'interface de mémoire externe.
2. Cliquez sur Initialiser les connexions.
3. Cliquez sur Lier le projet à l'appareil. Une fenêtre apparaît ; vérifiez que le bon périphérique est sélectionné et que le bon .sof file est sélectionné.
4. Cliquez sur Créer une connexion d'interface mémoire. Acceptez les paramètres par défaut en cliquant sur OK.
5. Le kit de développement Intel Arria 10 est maintenant configuré pour fonctionner avec le kit d'outils de débogage EMIF, et vous pouvez générer l'un des rapports suivants en double-cliquant sur l'option correspondante :

• Relancez l'étalonnage. Produit un rapport d'étalonnage résumant l'état d'étalonnage par groupe DQ/DQS ainsi que les marges pour chaque broche DQ/DQS.
• Marge du conducteur. Produit un rapport résumant les marges de lecture et d'écriture par broche d'E/S. Cela diffère de la marge d'étalonnage car la marge du conducteur est capturée pendant le trafic en mode utilisateur plutôt que pendant l'étalonnage
• Générer un diagramme de l'œil. Génère des diagrammes d'œil en lecture et en écriture pour chaque broche DQ en fonction des modèles de données d'étalonnage.
• Calibrer la terminaison. Balaye différentes valeurs de terminaison et signale les marges fournies par chaque valeur de terminaison. Utilisez cette fonctionnalité pour vous aider à sélectionner la terminaison optimale pour l'interface mémoire.

Ex de conceptionample Description des interfaces de mémoire externe Intel Arria 10 FPGA IP

Lorsque vous paramétrez et générez votre IP EMIF, vous pouvez spécifier que le système crée des répertoires pour la simulation et la synthèse file ensembles, et générer les file définit automatiquement. Si vous sélectionnez Simulation ou Synthèse sous Example Design Files sur l'Exampl'onglet Conceptions, le système crée une simulation complète file ensemble ou une synthèse complète file réglé, conformément à votre sélection.

Ex de synthèseample Design

La synthèse exampLe design contient les principaux blocs illustrés dans la figure ci-dessous.

• Un générateur de trafic, qui est un synthétisable Avalon®-MM examppilote de fichier qui implémente un modèle pseudo-aléatoire de lectures et d'écritures sur un nombre paramétré d'adresses. Le générateur de trafic surveille également les données lues dans la mémoire pour s'assurer qu'elles correspondent aux données écrites et signale un échec dans le cas contraire.
• Une instance de l'interface mémoire, qui comprend :
  • Un contrôleur de mémoire qui modère entre l'interface Avalon-MM et l'interface AFI.
  • Le PHY, qui sert d'interface entre le contrôleur de mémoire et les périphériques de mémoire externes pour effectuer des opérations de lecture et d'écriture.

Figure 5. Synthèse Example Design

Si vous utilisez la fonction Ping Pong PHY, la synthèse exampLa conception du fichier comprend deux générateurs de trafic émettant des commandes vers deux périphériques de mémoire indépendants via deux contrôleurs indépendants et un PHY commun, comme illustré dans la figure suivante.

Figure 6. Synthèse Example Design pour Ping Pong PHY

Si vous utilisez RLDRAM 3, le générateur de trafic dans la synthèse example design communique directement avec le PHY en utilisant AFI, comme illustré dans la figure suivante.
Figure 7. Synthèse ExampConception pour les interfaces RLDRAM 3

Note: Si un ou plusieurs des paramètres PLL Sharing Mode, DLL Sharing Mode ou OCT Sharing Mode sont définis sur une valeur autre que No Sharing, la synthèse exampLa conception du chier contiendra deux instances de générateur de trafic/d'interface mémoire. Les deux instances de générateur de trafic/d'interface mémoire ne sont liées que par des connexions PLL/DLL/OCT partagées, comme défini par les paramètres. Les instances du générateur de trafic/de l'interface mémoire montrent comment vous pouvez établir de telles connexions dans vos propres conceptions.

Note: Flux de synthèse tiers tel que décrit dans le Guide de l'utilisateur d'Intel Quartus Prime Standard Edition : La synthèse tierce n'est pas un flux pris en charge pour l'IP EMIF.
Informations connexes
Génération de l'ex de conception EMIF synthétisableample à la page 7

SimulationExample Design

La simulation exampLe design contient les principaux blocs illustrés dans la figure suivante.

• Un exemple de la synthèse exampla conception. Comme décrit dans la section précédente, la synthèse exampLe design de fichier contient un générateur de trafic et une instance de l'interface mémoire. Ces blocs utilisent par défaut des modèles de simulation abstraits, le cas échéant pour une simulation rapide.
• Un modèle de mémoire, qui agit comme un modèle générique qui respecte les spécifications du protocole de mémoire. Souvent, les fournisseurs de mémoire fournissent des modèles de simulation pour leurs composants de mémoire spécifiques que vous pouvez télécharger à partir de leur websites.
• Un vérificateur d'état, qui surveille les signaux d'état provenant de l'interface de mémoire externe IP et du générateur de trafic, pour signaler une condition globale de réussite ou d'échec.

Figure 8. Exécution de simulationample Design

Si vous utilisez la fonction Ping Pong PHY, la simulation exampLa conception du fichier comprend deux générateurs de trafic émettant des commandes vers deux périphériques de mémoire indépendants via deux contrôleurs indépendants et un PHY commun, comme illustré dans la figure suivante.

Figure 9. Exécution de simulationample Design pour Ping Pong PHY

Si vous utilisez RLDRAM 3, le générateur de trafic dans la simulation example design communique directement avec le PHY en utilisant AFI, comme illustré dans la figure suivante.

Figure 10. Exécution de simulationampConception pour les interfaces RLDRAM 3

Informations connexes
Génération de l'EMIF Design Exampchier pour Simulation à la page 10

Exampl'onglet Designs Interface

L'éditeur de paramètres comprend un Exampl'onglet Designs qui permet de paramétrer et de générer vos example designs.l

Figure 11.Exampl'onglet Conceptions dans l'éditeur de paramètres d'interfaces de mémoire externe

Disponible Example Section Designs
Le menu déroulant Sélectionner le design vous permet de sélectionner l'exampla conception. Actuellement, EMIF Example Design est le seul choix disponible et est sélectionné par défaut.

Historique de révision du document pour les interfaces de mémoire externe Intel Arria 10 FPGA IP Design Example Guide de l'utilisateur

Version du document	Version Intel Quartus Prime	Changements
2021.03.29	21.1	• Dans le ExampDémarrage rapide du Design chapitre, suppression des références au simulateur NCSim*.
2018.09.24	18.1	• Chiffres mis à jour dans le Génération de l'ex de conception EMIF synthétisableample et Génération de l'EMIF Design Example pour la simulation sujets.
2018.05.07	18.0	• Titre du document modifié de Interfaces de mémoire externe Intel Arria 10 IP Design Example Guide de l'utilisateur à Interfaces de mémoire externe Intel Arria 10 FPGA IP Design Example Guide de l'utilisateur. • Correction des puces dans le Surview section de la Emplacement des broches pour Intel Arria 10 EMIF IP sujet.

Date	Version	Changements
Novembre 2017	2017.11.06	Version initiale.

Société intel. Tous les droits sont réservés. Intel, le logo Intel et les autres marques Intel sont des marques commerciales d'Intel Corporation ou de ses filiales. Intel garantit les performances de ses produits FPGA et semi-conducteurs selon les spécifications actuelles conformément à la garantie standard d'Intel, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Intel n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans le présent document, sauf accord exprès et écrit d'Intel. Il est conseillé aux clients d'Intel d'obtenir la dernière version des spécifications de l'appareil avant de se fier aux informations publiées et avant de passer des commandes de produits ou de services.

• D’autres noms et marques peuvent être revendiqués comme étant la propriété d’autrui.

Documents / Ressources

Intel UG-20118 Interfaces de mémoire externe Arria 10 FPGA IP Design Example [pdf] Guide de l'utilisateur UG-20118 Interfaces de mémoire externe Arria 10 FPGA IP Design Example, UG-20118, Interfaces de mémoire externe Arria 10 FPGA IP Design Example, Interfaces Arria 10 FPGA IP Design Example, 10 FPGA IP DesignExample

Références

• Manuel d'utilisation